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大多數(shù)硬件設(shè)計(jì)人員對(duì) verilog 的 testbench 比較熟悉，那是因?yàn)?verilog 被設(shè)計(jì)出來(lái)的目的就是為了用于測(cè)試使用，也正是因?yàn)檫@樣 verilog 的語(yǔ)法規(guī)則才被設(shè)計(jì)得更像 C語(yǔ)言，而 verilog 發(fā)展到后來(lái)卻因?yàn)樗咏?C 語(yǔ)言的語(yǔ)法規(guī)則，設(shè)計(jì)起來(lái)更加方便，不像 VHDL 那也死板嚴(yán)密，所以 verilog 又漸漸受到硬件設(shè)計(jì)者們的青睞。但其實(shí) VHDL 在最開(kāi)始也是具有測(cè)試能力的，而且它的語(yǔ)法嚴(yán)密，但我們同樣可以用它來(lái)編寫我們的測(cè)試文件。大多數(shù)硬件設(shè)計(jì)人員對(duì) verilog 的 testbench 比較熟悉，那是因?yàn)?verilog 被設(shè)計(jì)出來(lái)的目的就是為了用于測(cè)試使用，也正是因?yàn)檫@樣 verilog 的語(yǔ)法規(guī)則才被設(shè)計(jì)得更像 C 語(yǔ)言，而 verilog 發(fā)展到后來(lái)卻因?yàn)樗咏?C語(yǔ)言的語(yǔ)法規(guī)則，設(shè)計(jì)起來(lái)更加方便，不像 VHDL 那也死板嚴(yán)密，所以 verilog 又漸漸受到硬件設(shè)計(jì)者們的青睞。但其實(shí) VHDL 在最開(kāi)始也是具有測(cè)試能力的，而且它的語(yǔ)法嚴(yán)密，但我們同樣可以用它來(lái)編寫我們的測(cè)試文件。
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