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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>如何使用VHDL實現(xiàn)testbench的編寫

      如何使用VHDL實現(xiàn)testbench的編寫

      2020-12-14 | pdf | 0.39 MB | 次下載 | 免費

      資料介紹

      大多數(shù)硬件設計人員對 verilog 的 testbench 比較熟悉，那是因為 verilog 被設計出來的目的就是為了用于測試使用，也正是因為這樣 verilog 的語法規(guī)則才被設計得更像 C語言，而 verilog 發(fā)展到后來卻因為它更接近 C 語言的語法規(guī)則，設計起來更加方便，不像 VHDL 那也死板嚴密，所以 verilog 又漸漸受到硬件設計者們的青睞。但其實 VHDL 在最開始也是具有測試能力的，而且它的語法嚴密，但我們同樣可以用它來編寫我們的測試文件。大多數(shù)硬件設計人員對 verilog 的 testbench 比較熟悉，那是因為 verilog 被設計出來的目的就是為了用于測試使用，也正是因為這樣 verilog 的語法規(guī)則才被設計得更像 C 語言，而 verilog 發(fā)展到后來卻因為它更接近 C語言的語法規(guī)則，設計起來更加方便，不像 VHDL 那也死板嚴密，所以 verilog 又漸漸受到硬件設計者們的青睞。但其實 VHDL 在最開始也是具有測試能力的，而且它的語法嚴密，但我們同樣可以用它來編寫我們的測試文件。
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