在工藝不斷進(jìn)步的推動(dòng)下，FPGA 產(chǎn)品在邏輯密度、性能和功能上有了極大的提高，同時(shí)器件成本的大幅下降，也使得電子設(shè)計(jì)工程師逐漸傾向于在越來越多的設(shè)計(jì)方案中采用可編程邏輯器件。在經(jīng)歷了低功耗、低成本以及先進(jìn)工藝的瓶頸后，F(xiàn)PGA 不斷以其可編程和靈活性向更多領(lǐng)域滲透，而眾多廠商的加入更使得FPGA 市場日趨白熱化。

　　工業(yè)自動(dòng)化、智能電網(wǎng)、安防監(jiān)控、以及車載應(yīng)用等市場領(lǐng)域?qū)PGA 器件的要求越來越高，在這些應(yīng)用中，新的市場環(huán)境產(chǎn)生了新的設(shè)計(jì)開發(fā)過程，亦增加了電子設(shè)備的復(fù)雜度。

　　本文敘述概括了FPGA 應(yīng)用設(shè)計(jì)中的要點(diǎn)，包括，時(shí)鐘樹、FSM、latch、邏輯仿真四個(gè)部分。

　　FPGA 的用處比我們平時(shí)想象的用處更廣泛，原因在于其中集成的模塊種類更多，而不僅僅是原來的簡單邏輯單元（LE）。早期的FPGA 相對比較簡單， 所有的功能單元僅僅由管腳、內(nèi)部buffer、LE、RAM 構(gòu)建而成，LE 由LUT（查找表）和D 觸發(fā)器構(gòu)成，RAM 也往往容量非常小?，F(xiàn)在的FPGA 不僅包含以前的LE，RAM也更大更快更靈活，管教IOB 也更加的復(fù)雜，支持的IO 類型也更多，而且內(nèi)部還集成了一些特殊功能單元，包括：

　　DSP：實(shí)際上就是乘加器，F(xiàn)PGA 內(nèi)部可以集成多個(gè)乘加器，而一般的DSP 芯片往往每個(gè)core 只有一個(gè)。換言之，F(xiàn)PGA 可以更容易實(shí)現(xiàn)多個(gè)DSP core 功能。在某些需要大量乘加計(jì)算的場合，往往多個(gè)乘加器并行工作的速度可以遠(yuǎn)遠(yuǎn)超過一個(gè)高速乘加器。

　　SERDES：高速串行接口。將來PCI-E、XAUI、HT、S-ATA 等高速串行接口會越來越多。有了SERDES 模塊，F(xiàn)PGA 可以很容易將這些高速串行接口集成進(jìn)來，無需再購買專門的接口芯片。

　　CPU core：分為2 種，軟core 和硬core。軟core 是用邏輯代碼寫的CPU 模塊，可以在任何資源足夠的FPGA 中實(shí)現(xiàn)，使用非常靈活。而且在大容量的FPGA 中還可以集成多個(gè)軟core，實(shí)現(xiàn)多核并行處理。硬core是在特定的FPGA 內(nèi)部做好的CPU core，優(yōu)點(diǎn)是速度快、性能好，缺點(diǎn)是不夠靈活。

　　不過，F(xiàn)PGA 還是有缺點(diǎn)。對于某些高主頻的應(yīng)用，F(xiàn)PGA 就無能為力了。現(xiàn)在雖然理論上FPGA 可以支持的500MHz，但在實(shí)際設(shè)計(jì)中，往往200MHz 以上工作頻率就很難實(shí)現(xiàn)了。

　　FPGA 設(shè)計(jì)要點(diǎn)之一：時(shí)鐘樹

　　對于FPGA 來說，要盡可能避免異步設(shè)計(jì)，盡可能采用同步設(shè)計(jì)。同步設(shè)計(jì)的第一個(gè)關(guān)鍵，也是關(guān)鍵中的關(guān)鍵，就是時(shí)鐘樹。一個(gè)糟糕的時(shí)鐘樹，對FPGA 設(shè)計(jì)來說，是一場無法彌補(bǔ)的災(zāi)難，是一個(gè)沒有打好地基的大樓，崩潰是必然的。

　　具體一些的設(shè)計(jì)細(xì)則：

　　1）盡可能采用單一時(shí)鐘；

　　2）如果有多個(gè)時(shí)鐘域，一定要仔細(xì)劃分，千萬小心；

　　3）跨時(shí)鐘域的信號一定要做同步處理。對于控制信號，可以采用雙采樣；對于數(shù)據(jù)信號，可以采用異步fifo。需要注意的是，異步fifo 不是萬能的，一個(gè)異步fifo 也只能解決一定范圍內(nèi)的頻差問題。

　　4）盡可能將FPGA 內(nèi)部的PLL、DLL 利用起來，這會給你的設(shè)計(jì)帶來大量的好處。

　　5）對于特殊的IO 接口，需要仔細(xì)計(jì)算Tsu、Tco、Th，并利用PLL、DLL、DDIO、管腳可設(shè)置的delay 等多種工具來實(shí)現(xiàn)。簡單對管腳進(jìn)行Tsu、Tco、Th 的約束往往是不行的。

　　可能說的不是很確切。這里的時(shí)鐘樹實(shí)際上泛指時(shí)鐘方案，主要是時(shí)鐘域和PLL 等的規(guī)劃，一般情況下不牽扯到走線時(shí)延的詳細(xì)計(jì)算（一般都走全局時(shí)鐘網(wǎng)絡(luò)和局部時(shí)鐘網(wǎng)絡(luò)，時(shí)延固定），和ASIC 中的時(shí)鐘樹不一樣。對于ASIC，就必須對時(shí)鐘網(wǎng)絡(luò)的設(shè)計(jì)、布線、時(shí)延計(jì)算進(jìn)行仔細(xì)的分析計(jì)算才行。

　　FPGA 設(shè)計(jì)要點(diǎn)之二：FSM

　　FSM：有限狀態(tài)機(jī)。這個(gè)可以說時(shí)邏輯設(shè)計(jì)的基礎(chǔ)。幾乎稍微大一點(diǎn)的邏輯設(shè)計(jì)，幾乎都能看得到FSM。

　　FSM 分為moore 型和merly 型，moore 型的狀態(tài)遷移和變量無關(guān)，merly 型則有關(guān)。實(shí)際使用中大部分都采用merly 型。

　　FSM 通常有2 種寫法：單進(jìn)程、雙進(jìn)程。