做SI仿真分析之前，首先需要了解SI問(wèn)題的基礎(chǔ)理論，掌握SI反射、串?dāng)_、損耗的成因，然后對(duì)于仿真波形需要掌握判斷標(biāo)準(zhǔn)，這就需要知曉信號(hào)邏輯電平標(biāo)準(zhǔn)的知識(shí)了。

　　信號(hào)的邏輯電平經(jīng)歷了從單端信號(hào)到差分信號(hào)、從低速信號(hào)到高速信號(hào)的發(fā)展過(guò)程。最基本的單端信號(hào)邏輯電平為CMOS、TTL，在此基礎(chǔ)上隨著電壓擺幅的降低，出現(xiàn)LVCMOS、LVTTL等邏輯電平，隨著信號(hào)速率的提升又出現(xiàn)ECL、PECL、LVPECL、LVDS、CML等差分信號(hào)邏輯電平。

　　1. 信號(hào)邏輯電平參數(shù)概念定義

　　邏輯電平是指數(shù)字信號(hào)電壓的高、低電平，相關(guān)參數(shù)定義如下：

　?。?）輸入高電平門限Vih：保證邏輯門的輸入為高電平時(shí)所允許的最小輸入高電平，當(dāng)輸入電平高于Vih時(shí)，則認(rèn)為輸入電平為高電平；

　　（2）輸入低電平門限Vil：保證邏輯門的輸入為低電平時(shí)所允許的最大輸入低電平，當(dāng)輸入電平低于Vil時(shí)，則認(rèn)為輸入電平為低電平；

　?。?）輸出高電平門限Voh：保證邏輯門的輸出為高電平時(shí)的輸出電平的最小值，邏輯門的輸出為高電平時(shí)的電平值都必須大于此Voh；

　　（4）輸出低電平門限Vol：保證邏輯門的輸出為低電平時(shí)的輸出電平的最大值，邏輯門的輸出為低電平時(shí)的電平值都必須小于此Vol；

　?。?）閾值電平Vt：數(shù)字電路芯片都存在一個(gè)閾值電平，就是電路剛剛勉強(qiáng)能翻轉(zhuǎn)動(dòng)作時(shí)的電平。它是一個(gè)介于Vil、Vih之間的電壓值；對(duì)于CMOS電路的閾值電平，基本上是二分之一的電源電壓值，但要保證穩(wěn)定的輸出，則必須要求輸入高電平》Vih，輸入低電平 《 Vil。

　　tips：閾值電平只是用來(lái)表征數(shù)字電路芯片的特性，實(shí)際硬件電路設(shè)計(jì)過(guò)程中具有實(shí)際意義的是Vih和Vil。

　　對(duì)于一般的邏輯電平，Vih、Vil、Voh、Vol以及Vt的關(guān)系為：Voh》Vih》Vt》Vil 》Vol

　?。?）Ioh：邏輯門輸出為高電平時(shí)的負(fù)載電流（為拉電流）；

　　（7）Iol：邏輯門輸出為低電平時(shí)的負(fù)載電流（為灌電流）；

　?。?）Iih：邏輯門輸入為高電平時(shí)的電流（為灌電流）；

　?。?）Iil：邏輯門輸入為低電平時(shí)的電流（為拉電流）。