在fpga工程中加入時(shí)序約束的目的：

　　1、給quartusii 提出時(shí)序要求；

　　2、quartusii 在布局布線(xiàn)時(shí)會(huì)盡量?jī)?yōu)先去滿(mǎn)足給出的時(shí)序要求；

　　3、STA靜態(tài)時(shí)序分析工具根據(jù)你提出的約束去判斷時(shí)序是否滿(mǎn)足的標(biāo)準(zhǔn)。

　　舉個(gè)形象的比喻：就好比我要讓代工廠（類(lèi)比quartus ii）給我加工一批零件，要求長(zhǎng)寬高為10x10x10cm，誤差不超過(guò)1mm（類(lèi)比時(shí)序約束條件）。代工廠按要求（即約束條件）開(kāi)始進(jìn)行生產(chǎn)加工，工廠為了不返工，肯定會(huì)盡量生產(chǎn)出達(dá)到我要求的零件。當(dāng)加工完成后，質(zhì)檢員（類(lèi)比STA靜態(tài)時(shí)序分析工具）按我給出的要求進(jìn)行檢驗(yàn)看是否滿(mǎn)足要求。要是工廠想盡了各種辦法也不能達(dá)到我給出的要求，那么就是我給出的要求太高了（即時(shí)序約束中的過(guò)約束），要是我給出的要求太低（比如說(shuō)加工成方形就行，而沒(méi)有指出長(zhǎng)寬高），那么工廠很容易就生產(chǎn)出來(lái)了，但這并不是我想要的，這是由于我給出的約束太松 即相當(dāng)于時(shí)序里的 欠約束。

　　quartus ii里的靜態(tài)時(shí)序分析（STA）：是套用特定的時(shí)序模型，針對(duì)特定電路分析其是否違反設(shè)計(jì)者給定的時(shí)序限制。說(shuō)白了就是檢查fpga內(nèi)部所有寄存器的建立時(shí)間保持時(shí)間是否滿(mǎn)足spec給定的要求。

　　1、Data Arrival Time 數(shù)據(jù)到達(dá)目的寄存器REG2時(shí)間