在FPGA 設(shè)計中，很少進(jìn)行細(xì)致全面的時序約束和分析，F(xiàn)max是最常見也往往是一個設(shè)計唯一的約束。這一方面是由FPGA的特殊結(jié)構(gòu)決定的，另一方面也是由于缺乏好用的工具造成的。好的時序約束可以指導(dǎo)布局布線工具進(jìn)行權(quán)衡，獲得最優(yōu)的器件性能，使設(shè)計代碼最大可能的反映設(shè)計者的設(shè)計意圖。

　　花些功夫在靜態(tài)時序分析上既可以保證設(shè)計質(zhì)量，也可以促使設(shè)計者再認(rèn)識自己的代碼。這后一點，對于我們這些邏輯設(shè)計初學(xué)者來說，尤為重要。從門級（在Altera的FPGA器件中是LE 級）再認(rèn)識自己的代碼，可以更深入地體會語言的特點，也可以更深入地理解綜合工具對語言的處理，對于設(shè)計能力的提高幫助很大。

　　1. 基本術(shù)語和概念

　　1.1 網(wǎng)表基本單元

　　· 節(jié)點（nodes）

　　包含了大部分基本的時序網(wǎng)表單元，常常代表端口、引腳和寄存器。

　　· 單元（cells）

　　Altera 器件中的基本結(jié)構(gòu)單元（例如，查找表、寄存器、IO 單元、PLL、存儲器塊等），LE 可以看作是Cell。

　　· 引腳（pins）

　　基本結(jié)構(gòu)單元cell的輸入輸出，這里不包括器件的物理引腳。

　　· 連線（nets）

　　兩個pin之間的連線。（參考文獻(xiàn)《timequest就一定要搞定

　　》中的定義與官方手冊中好像略有不同，文獻(xiàn)中定義是：同一個Cell中，從輸入Pin到輸出Pin經(jīng)過的邏輯。特別注意：網(wǎng)表中連接兩個相鄰Cell的連線不被看作Net，被看作同一個點，等價于Cell的Pin。還要注意：雖然連接兩個相鄰Cell的連線不被看作Net，但是這個連線還是有其物理意義的，等價于Altera器件中一段布線邏輯，會引入一定的延遲（IC，Inter-Cell）。）

　　· 端口（ports）

　　頂層邏輯的輸入輸出端口。對應(yīng)已經(jīng)分配的器件引腳。

　　· 時鐘（clock）

　　約束文件中指定的時鐘，不僅指時鐘輸入引腳，還包括內(nèi)部時鐘。