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FPGA時(shí)序約束的理論基礎(chǔ)知識(shí)說(shuō)明

2021-01-12 | rar | 0.57 MB | 次下載 | 免費(fèi)

資料介紹

  在FPGA 設(shè)計(jì)中,很少進(jìn)行細(xì)致全面的時(shí)序約束和分析,F(xiàn)max是最常見(jiàn)也往往是一個(gè)設(shè)計(jì)唯一的約束。這一方面是由FPGA的特殊結(jié)構(gòu)決定的,另一方面也是由于缺乏好用的工具造成的。好的時(shí)序約束可以指導(dǎo)布局布線工具進(jìn)行權(quán)衡,獲得最優(yōu)的器件性能,使設(shè)計(jì)代碼最大可能的反映設(shè)計(jì)者的設(shè)計(jì)意圖。

  花些功夫在靜態(tài)時(shí)序分析上既可以保證設(shè)計(jì)質(zhì)量,也可以促使設(shè)計(jì)者再認(rèn)識(shí)自己的代碼。這后一點(diǎn),對(duì)于我們這些邏輯設(shè)計(jì)初學(xué)者來(lái)說(shuō),尤為重要。從門(mén)級(jí)(在Altera的FPGA器件中是LE 級(jí))再認(rèn)識(shí)自己的代碼,可以更深入地體會(huì)語(yǔ)言的特點(diǎn),也可以更深入地理解綜合工具對(duì)語(yǔ)言的處理,對(duì)于設(shè)計(jì)能力的提高幫助很大。

  1. 基本術(shù)語(yǔ)和概念

  1.1 網(wǎng)表基本單元

  · 節(jié)點(diǎn)(nodes)

  包含了大部分基本的時(shí)序網(wǎng)表單元,常常代表端口、引腳和寄存器。

  · 單元(cells)

  Altera 器件中的基本結(jié)構(gòu)單元(例如,查找表、寄存器、IO 單元、PLL、存儲(chǔ)器塊等),LE 可以看作是Cell。

  · 引腳(pins)

  基本結(jié)構(gòu)單元cell的輸入輸出,這里不包括器件的物理引腳。

  · 連線(nets)

  兩個(gè)pin之間的連線。(參考文獻(xiàn)《timequest就一定要搞定

  》中的定義與官方手冊(cè)中好像略有不同,文獻(xiàn)中定義是:同一個(gè)Cell中,從輸入Pin到輸出Pin經(jīng)過(guò)的邏輯。特別注意:網(wǎng)表中連接兩個(gè)相鄰Cell的連線不被看作Net,被看作同一個(gè)點(diǎn),等價(jià)于Cell的Pin。還要注意:雖然連接兩個(gè)相鄰Cell的連線不被看作Net,但是這個(gè)連線還是有其物理意義的,等價(jià)于Altera器件中一段布線邏輯,會(huì)引入一定的延遲(IC,Inter-Cell)。)

  · 端口(ports)

  頂層邏輯的輸入輸出端口。對(duì)應(yīng)已經(jīng)分配的器件引腳。

  · 時(shí)鐘(clock)

  約束文件中指定的時(shí)鐘,不僅指時(shí)鐘輸入引腳,還包括內(nèi)部時(shí)鐘。

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