Tsu/Tco 在Quartus II 的報告中有兩種不同含義。

　　1. 片內(nèi)的Tsu/Tco 是指前級觸發(fā)器的Tco 和后級觸發(fā)器的Tsu， 一般來說都是幾百ps 級別的。 可以通過“List Paths”命令查看。這里的Tsu/Tco 主要由器件工藝決定， 工作時在受到溫度，電壓的影響略有變化。

　　2. 管腳上的Tsu/Tco 它是保證系統(tǒng)Famx 重要的Timing 元素（如下圖示）。 比如： 兩個芯片之間工作在100MHZ， 因為100M 的周期為10ns， （現(xiàn)忽略PCB 走線的延遲）， 如果某信號對FPGA 來說是輸入，那么前級芯片的Tco 加上FPGA 的Tsu 就不能夠超過10ns. 如果某信號對于FPGA 來說是輸出，那么FPGA 的Tco 加上后級芯片的Tsu 也不能夠超過10ns. 只有這樣，才能夠保證片間通信正常。因此對FPGA 的管腳進(jìn)行適當(dāng)?shù)腡co/Tsu 的時序約束，是至關(guān)重要的Timing 設(shè)計技巧。

　　管腳上的Tsu/Tco 分為以下三個部分。

　　1） IOE 走線的延遲。 這個延遲在管腳的Tsu/Tco 延遲中占有相當(dāng)?shù)谋壤?a href='http://www.brongaenegriffin.com/tags/altera/' target='_blank' class='arckwlink_none'>Altera 的器件為了降低Tsu/Tco 在IOE 上的延遲， 專門在IOE 中設(shè)置了兩種類型的觸發(fā)器， 即 ： Fast InputRegister（FPGA 的管腳為輸入時，優(yōu)化Tsu）， Fast Output Register（FPGA 的管腳為輸出時，用于優(yōu)化Tco）

　　2） 內(nèi)部邏輯走線的延遲。在 Altera 的FPGA 中， 由若干個基本資源LE 構(gòu)成一個LAB，比如： StratixGx 是10 個LE 組成一個LAB. LAB 橫向和縱向排列形成陣列。 在FPGA 中，以LAB 為基本單元，根據(jù)走線長度的不同，分為C4（表示橫跨4 個LAB 的走線資源），C8，C16，R4，R8，16，R24 等不同的走線資源，不同的器件支持不同的走線資源。

　　3） 觸發(fā)器的 Tsu/Tco 的需求，這里的Tsu/Tco， 這是由器件工藝決定的，最小的Tsu/Tco 的要求。 在實際的工作環(huán)境中，受溫度，電壓的變化有微小的變化.