當(dāng)前業(yè)界的硬件描述語言中主要有VHDL 和Verilog HDL。根據(jù)當(dāng)前 ASIC/FPGA設(shè)計(jì)現(xiàn)有的特點(diǎn)、現(xiàn)狀，Verilog HDL 語言已經(jīng)成為決定的主導(dǎo)語言，使用Verilog HDL，可以統(tǒng)一ASIC/FPGA設(shè)計(jì)平臺，簡化流程，本人經(jīng)歷了幾個(gè)大型芯片項(xiàng)目，包括所有的代碼/IP都沒有一句是VHDL，全部是Verilog HDL。使用VHDL的人非常非常少，只有部分學(xué)校在教學(xué)，如果您還在使用VHDL，那么當(dāng)您看到本篇教程的時(shí)候，請馬上切換過來。

　　當(dāng)前的數(shù)字電路設(shè)計(jì)從層次上分可分成以下幾個(gè)層次： 1. 算法級設(shè)計(jì)：利用高級語言如C語言及其他一些系統(tǒng)分析工具（如MATLAB）對設(shè)計(jì)從系統(tǒng)的算法級方式進(jìn)行描述。算法級不需要包含時(shí)序信息。 2. RTL級設(shè)計(jì)：用數(shù)據(jù)流在寄存器間傳輸?shù)哪Ｊ絹韺υO(shè)計(jì)進(jìn)行描述。 3. 門級：用邏輯級的與、或、非門等門級之間的連接對設(shè)計(jì)進(jìn)行描述。 4. 開關(guān)級：用晶體管和寄存器及他們之間的連線關(guān)系來對設(shè)計(jì)進(jìn)行描述。算法級是高級的建模，一般對特大型設(shè)計(jì)或有較復(fù)雜的算法時(shí)使用，特別是通訊方面的一些系統(tǒng)，通過算法級的建模來保證設(shè)計(jì)的系統(tǒng)性能。在算法級通過后，再把算法級用RTL級進(jìn)行描述。門級一般對小型設(shè)計(jì)可適合。開關(guān)級一般是在版圖級進(jìn)行。最常使用的是RTL級別的設(shè)計(jì)，90%以上的數(shù)字電路都是采用RTL級別進(jìn)行設(shè)計(jì)。

　　硬件描述語言

　　硬件描述語言HDL（Hardware Description Language ）是一種用形式化方法來描述數(shù)字電路和數(shù)字邏輯系統(tǒng)的語言。數(shù)字邏輯電路設(shè)計(jì)者可利用這種語言來描述自己的設(shè)計(jì)思想，然后利用EDA工具進(jìn)行仿真，再自動綜合到門級電路，最后用ASIC或FPGA實(shí)現(xiàn)其功能。舉個(gè)例子，在傳統(tǒng)的設(shè)計(jì)方法中，對2輸入的與門，我們可能需到標(biāo)準(zhǔn)器件庫中調(diào)個(gè)74系列的器件出來，但在硬件描述語言中， “& ”就是一個(gè)與門的形式描述，“C = A & B”就是一個(gè)2輸入與門的描述。而 “and”就是一個(gè)與門器件。硬件描述語言發(fā)展至今已有二十多年歷史，當(dāng)今業(yè)界的標(biāo)準(zhǔn)中（IEEE標(biāo)準(zhǔn)）主要有VHDL和Verilog HDL 這兩種硬件描述語言。

　　Verilog HDL 語言最初是于1983 年由Gateway Design Automation 公司為其模擬器產(chǎn)品開發(fā)的硬件建模語言。那時(shí)它只是一種專用語言。由于他們的模擬、仿真器產(chǎn)品的廣泛使用，Verilog HDL作為一種便于使用且實(shí)用的語言逐漸為眾多設(shè)計(jì)者所接受。在一次努力增加語言普及性的活動中，Verilog HDL 語言于 1990 年被推向公眾領(lǐng)域。Open Verilog International（O V I ）是促進(jìn)Verilog 發(fā)展的國際性組織。1992 年，OVI 決定致力于推廣Verilog OVI 標(biāo)準(zhǔn)成為IEEE 標(biāo)準(zhǔn)。這一努力最后獲得成功，Verilog 語言于1995 年成為IEEE 標(biāo)準(zhǔn)，稱為IEEE Std1364－1995 。完整的標(biāo)準(zhǔn)在Verilog 硬件描述語言參考手冊中有詳細(xì)描述。