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資料介紹
對(duì)于需要在PCB 板上使用大規(guī)模FPGA 器件的設(shè)計(jì)人員來(lái)說(shuō),I/O 引腳分配是必須面對(duì)的眾多挑戰(zhàn)之一。由于眾多原因,許多設(shè)計(jì)人員發(fā)表為大型FPGA 器件和高級(jí)BGA 封裝確定I/O 引腳配置或布局方案越來(lái)越困難。
但是組合運(yùn)用多種智能I/O 規(guī)劃工具,能夠使引腳分配過(guò)程變得更輕松。在PCB 上定義FPGA 器件的I/O 引腳布局是一項(xiàng)艱巨的設(shè)計(jì)挑戰(zhàn),即可能幫助設(shè)計(jì)快速完成,也有可能造成設(shè)計(jì)失敗。 在此過(guò)程中必須平衡FPGA 和 PCB 兩方面的要求,同時(shí)還要并行完成兩者的設(shè)計(jì)。 如果僅僅針對(duì)PCB 或FPGA 進(jìn)行引腳布局優(yōu)化,那么可能在另一方面引起設(shè)計(jì)問(wèn)題。
為了解引腳分配所引起的后果,需要以可視化形式顯示出PCB 布局和FPGA 物理器件引腳,以及內(nèi)部FPGA I/O 點(diǎn)和相關(guān)資源。 不幸的是,到今天為止還沒(méi)有單個(gè)工具或方法能夠同時(shí)滿(mǎn)足所有這些協(xié)同設(shè)計(jì)需求。
然而,可以結(jié)合不同的技術(shù)和策略來(lái)優(yōu)化引腳規(guī)劃流程并積極采用Xilinx? PinAhead 技術(shù)等新協(xié)同設(shè)計(jì)工具來(lái)發(fā)展出一套有效的引腳分配和布局方法。 賽靈思公司在ISE? 軟件設(shè)計(jì)套件10.1 版中包含了PinAhead。
賽靈思公司開(kāi)發(fā)了一種規(guī)則驅(qū)動(dòng)的方法。首先根據(jù)PCB 和FPGA 設(shè)計(jì)要求定義一套初始引腳布局,這樣利用與最終版本非常接近的引腳布局設(shè)計(jì)小組就可以盡可能早地開(kāi)始各自的設(shè)計(jì)流程。 如果在設(shè)計(jì)流程的后期由于PCB 布線(xiàn)或內(nèi)部FPGA 性能問(wèn)題而需要進(jìn)行調(diào)整,在采用這一方法晨這些問(wèn)題通常也已經(jīng)局部化了,只需要在PCB 或FPGA 設(shè)計(jì)中進(jìn)行很小的設(shè)計(jì)修改。

步驟1: 評(píng)估設(shè)計(jì)參數(shù)
那么,從哪里開(kāi)始呢? 首先應(yīng)當(dāng)盡早制定I/O 分配策略。 但沒(méi)有優(yōu)化工具或完整的網(wǎng)表,完成這一任務(wù)可能很困難。
首先,讓我們先回答幾個(gè)問(wèn)題來(lái)確定PCB 物理參數(shù)和限制:
PCB 板有幾層、走線(xiàn)寬度以及過(guò)孔尺寸多大?
PCB 參數(shù)對(duì)可使用的FPGA 封裝類(lèi)型( 如BGA) 有限制嗎?
PCB 上有沒(méi)有FPGA 必須使用的固定接口位置? 其它芯片、連接器或布局限制?
哪些高速接口需要特別關(guān)注?
能否將布局策略可視化,從而保證最短互連?
你會(huì)發(fā)現(xiàn)畫(huà)一張PCB 布局圖很有幫助。PCB 布局圖上應(yīng)當(dāng)包括所有主要元器件以及關(guān)鍵接口和總線(xiàn),從而可以幫助確定最佳的FPGA 引腳分配。 請(qǐng)注意將元器件畫(huà)在PCB 板的實(shí)際安裝面上。 標(biāo)注出需要特別關(guān)注的接口,如高速總線(xiàn)和差分對(duì)( 圖1)。
下一步,檢查FPGA 器件的布局來(lái)了解芯片上的物理資源所在。 列出設(shè)計(jì)中使用的不同電壓和時(shí)鐘,開(kāi)始隔離設(shè)計(jì)需要的接口。 然后確定設(shè)計(jì)是否使用特殊的I/O 接口資源,如千兆收發(fā)器(GT)、BUFR、IODELAY 以及數(shù)字時(shí)鐘管理器。這些資源可能需要將有關(guān)的I/O 引腳布署得盡量互相靠近。
現(xiàn)在需要確定設(shè)計(jì)中使用的PowerPC?、DSP48 和RAM16 等FPGA 資源的位置。 將連接到I/O 組的任何相關(guān)I/O 盡量置于盡相關(guān)資源最近的地方。 然后看一下能否將某些I/O 信號(hào)組合到接口,這對(duì)于引腳分配很有幫助。 最后,確定FPGA 的配置模式。
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