1.1 FPGA設(shè)計(jì)工程師努力的方向

　　SOPC，高速串行I/O ，低功耗，可靠性，可測(cè)試性和設(shè)計(jì)驗(yàn)證流程的優(yōu)化等方面。隨著芯片工藝的提高， 芯片容量、集成度都在增加， FPGA設(shè)計(jì)也朝著高速、高度集成、低功耗、高可靠性、高可測(cè)、可驗(yàn)證性發(fā)展。芯片可測(cè)、可驗(yàn)證，正在成為復(fù)雜設(shè)計(jì)所必備的條件，盡量在上板之前查出bug，將發(fā)現(xiàn)bug 的時(shí)間提前，這也是一些公司花大力氣設(shè)計(jì)仿真平臺(tái)的原因。另外隨著單板功能的提高、成本的壓力，低功耗也逐漸進(jìn)入FPGA設(shè)計(jì)者的考慮范圍，完成相同的功能下，考慮如何能夠使芯片的功耗最低。高速串行IO 的應(yīng)用，也豐富了FPGA的應(yīng)用范圍，象xilinx 的v2pro 中的高速鏈路也逐漸被應(yīng)用?？傊瑢W(xué)無止境，當(dāng)掌握一定概念、方法之后，就要開始考慮FPGA其它方面的問題了。

　　1.2 簡(jiǎn)述FPGA等可編程邏輯器件設(shè)計(jì)流程

　　系統(tǒng)設(shè)計(jì)電路構(gòu)思，設(shè)計(jì)說明與設(shè)計(jì)劃分，電路設(shè)計(jì)與輸入（ HDL代碼、原理圖），功能仿真與測(cè)試，邏輯綜合，門級(jí)綜合，邏輯驗(yàn)證與測(cè)試（綜合后仿真） ，布局布線，時(shí)序仿真，板級(jí)驗(yàn)證與仿真，加載配置，在線調(diào)試。常用開發(fā)工具（ Altera FPGA）HDL語言輸入：Text Editor（HDL語言輸入），還可以使用Ultra Edit原理圖輸入： Schematic Editor IP Core 輸入： MegaWinzad綜合工具： Synplify/Synplify Pro，Qaustus II 內(nèi)嵌綜合工具仿真

　　工具： ModelSim

　　實(shí)現(xiàn)與優(yōu)化工具： Quartus II 集成的實(shí)現(xiàn)工具有Assignment Editor（約束編輯器）、LogicLock （邏輯鎖定工具）、PowerFit Fitter （布局布線器） 、Timing Analyzer （時(shí)序分析器， STA 分析工具） 、Floorplan Editor （布局規(guī)劃器） 、Chip Editor （底層編輯器） 、Design SpaceExplorer （設(shè)計(jì)空間管理器） 、Design Assistant （檢查設(shè)計(jì)可靠性） 等。后端輔助工具： Assembler（編程文件生成工具） ，Programmer（下載編程工具），PowerGauge（功耗仿真器）調(diào)試工具： SignalTap II （在線邏輯分析儀） ，SignalProbe （信號(hào)探針）。系統(tǒng)級(jí)設(shè)計(jì)環(huán)境： SOPCBuilder ， DSPBuilder ，Software Builder 。