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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>AG10K FPGA調(diào)試的建議

      AG10K FPGA調(diào)試的建議

      2022-08-23 | pdf | 0.77 MB | 次下載 | 1積分

      資料介紹

      AGM FPGA 在配置成功時(shí)，PLL 已經(jīng)完成鎖定，lock 信號(hào)已經(jīng)變高；如果原設(shè)計(jì)中用 lock 信 號(hào)輸出實(shí)現(xiàn)系統(tǒng) reset 的復(fù)位功能，就不能正確完成上電復(fù)位；同時(shí)，為了保證 PLL 相移的 穩(wěn)定，我們需要在 PLL 啟動(dòng)后做個(gè)延時(shí)的復(fù)位，設(shè)計(jì)中可以參考下面 Verilog 代碼，這里需 要 PLL 的 areset 或 pfdena 引出，通過復(fù)位信號(hào)控制。
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