目的: 掌握基本組合邏輯電路的實(shí)現(xiàn)方法。???

?

?? 這是一個(gè)可綜合的數(shù)據(jù)比較器，很容易看出它的功能是比較數(shù)據(jù)a與數(shù)據(jù)b，如果兩個(gè)數(shù)據(jù)相同，則給出結(jié)果1，否則給出結(jié)果0。在Verilog HDL中，描述組合邏輯時(shí)常使用assign結(jié)構(gòu)。注意equal=(a==b)?1:0,這是一種在組合邏輯實(shí)現(xiàn)分支判斷時(shí)常使用的格式。

?

模塊源代碼：

//--------------- compare.v -----------------

module compare(equal,a,b);

input a,b;

output equal;

?? assign? equal=(a==b)?1:0; //a等于b時(shí)，equal輸出為1；a不等于b時(shí)，

???????????????????????????? //equal輸出為0。

endmodule

?

??? 測(cè)試模塊用于檢測(cè)模塊設(shè)計(jì)得正確與否，它給出模塊的輸入信號(hào)，觀察模塊的內(nèi)部信號(hào)和輸出信號(hào)，如果發(fā)現(xiàn)結(jié)果與預(yù)期的有所偏差，則要對(duì)設(shè)計(jì)模塊進(jìn)行修改。

???

測(cè)試模塊源代碼：

`timescale 1ns/1ns????? //定義時(shí)間單位。

`include? "./compare.v" //包含模塊文件。在有的仿真調(diào)試環(huán)境中并不需要此語(yǔ)句。

?????????????????????? //而需要從調(diào)試環(huán)境的菜單中鍵入有關(guān)模塊文件的路徑和名稱(chēng)

module? comparetest;

?? reg a,b;

?? wire equal;

?? initial????????????? //initial常用于仿真時(shí)信號(hào)的給出。

???? begin

?????? a=0;

?????? b=0;

???? #100?? a=0; b=1;

???? #100?? a=1; b=1;

???? #100?? a=1; b=0;

???? #100?? $stop;????? //系統(tǒng)任務(wù)，暫停仿真以便觀察仿真波形。

???? end

????

??? compare? compare1(.equal(equal),.a(a),.b(b));??? //調(diào)用模塊。

???