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      電子發(fā)燒友網(wǎng)>電子資料下載>C語言|源代碼>VERILOG-A源語言、編譯語言和加密語言

      VERILOG-A源語言、編譯語言和加密語言

      2011-04-15 | pdf | 1.11 MB | 次下載 | 免費

      資料介紹

      ? 相較于C語言編譯的ADMS模型，SmartSpice?Verilog-A的運行時間不超過其兩倍
      ? 支持自上而下的行為建模設計以及自下而上的模擬和混合信號設計驗證
      ? 使緊湊模型工程師能夠很容易地為任何半導體技術開發(fā)所有權模型
      ? 在單個設計計劃中，啟動可執(zhí)行的規(guī)范來聯(lián)結模擬工程師和數(shù)字工程師
      ? 支持加密Verilog-A語言的源代碼，可不經(jīng)披露直接分銷專利模型
      ? 可對Verilog-A?語言源代碼進行全部或部分加密，?或生成二進制文件.為模擬IP分銷和評估提供安全便攜的方法

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