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      電子發(fā)燒友網(wǎng)>電子資料下載>C語言|源代碼>基于SystemVerilog語言的驗證方法學介紹

      基于SystemVerilog語言的驗證方法學介紹

      2011-05-09 | doc | 455 KB | 次下載 | 免費

      資料介紹

      ?

      　　文章主要介紹《VMM for SystemVerilog》一書描述的如何利用SystemVerilog語言，采用驗證方法學以及驗證庫開發(fā)出先進驗證環(huán)境。文章分為四部分，第一部分概述了用SystemVerilog語言驗證復雜SoC的基本方法。第二部分主要介紹使用先進驗證技術進行RTL驗證并定義一個能在項目之間進行驗證單元重用的分層驗證平臺結構。第三部分將涉及到系統(tǒng)級驗證，包括SystemVerilog 與SystemC交互等方面。當與一個合適方法相結合，SystemVerilog提供了建立一個完整RTL以及系統(tǒng)級(ESL)驗證環(huán)境需要的所有結構及特性。同時完全支持與System C或與一個以C為基礎的軟件測試環(huán)境交互。第四部分討論驗證所采用的驗證策略，VMM方法學，以及利用《VMM for SystemVerilog》中定義的標準庫來支持方法學。這些庫涉及到文章中討論的基本方法，XVC，XVC管理器，軟件驗證等方面。

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