本文描述了一個符合驗(yàn)證方法手冊（VMM）的基于SystemVerilog事務(wù)的測試平臺，并通過實(shí)例說明了使用基于事務(wù)的方法創(chuàng)建一個全面的約束隨機(jī)驗(yàn)證環(huán)境中的VMM方法。這包括交易的生成和通過交易者消費(fèi)它們。本文還通過圖形化解釋了如何在基于事務(wù)的驗(yàn)證測試臺的組成中使用VMM宏和類。用于此目的的DUT是一個帶有斷言的同步FIFO模型。給出了試驗(yàn)臺模型和試驗(yàn)結(jié)果。完整的驗(yàn)證模型可供下載。

　　SystemVerilog是一種豐富的語言，它提供了所需的構(gòu)造，以支持用于驗(yàn)證當(dāng)今復(fù)雜設(shè)計(jì)的高級方法。這些方法包括基于事務(wù)的驗(yàn)證（TBV）、覆蓋驅(qū)動的驗(yàn)證（CDV）、約束隨機(jī)測試（CRT）和基于斷言的驗(yàn)證（ABV）。功能覆蓋可進(jìn)一步分為時間覆蓋（使用SystemVerilog斷言（SVA））和數(shù)據(jù)覆蓋（使用Covergro）好的基于事務(wù)的CRT驗(yàn)證依賴于約束的事務(wù)隨機(jī)化和將這些事務(wù)傳輸?shù)绞聞?wù)處理程序以執(zhí)行（即，驅(qū)動被測設(shè)備（DUT）信號進(jìn)行測試）。這些方法可以使用功能覆蓋的收集和訪問，從而實(shí)現(xiàn)動態(tài)lly修改測試方案。可重用庫支持的這些方法的改編在SystemVerilog的圖書驗(yàn)證方法手冊（VMM）中進(jìn)行了解釋，“現(xiàn)在VCS用戶可以使用VMM標(biāo)準(zhǔn)庫對象代碼。VMM標(biāo)準(zhǔn)庫源代碼，可與符合IEEE P1800 SystemVerilog的EDA工具一起使用，計(jì)劃在年底前由VCS用戶和SystemVerilog Catalyst成員免費(fèi)獲得許可。