第二章

　　1.Verilog HDL 既是一種行為描述語(yǔ)言，也是一種結(jié)構(gòu)描述語(yǔ)言。如果按照一定的規(guī)則和風(fēng)格編寫(xiě)代碼，就可以將功能行為模塊通過(guò)工具自動(dòng)轉(zhuǎn)化為門(mén)級(jí)互聯(lián)的結(jié)構(gòu)模塊。這意味著利用Verilog語(yǔ)言所提供的功能，就可以構(gòu)造一個(gè)模塊間的清晰結(jié)構(gòu)來(lái)描述復(fù)雜的大型設(shè)計(jì)，并對(duì)所需的邏輯電路進(jìn)行嚴(yán)格的設(shè)計(jì)。

　　2.模塊的基本結(jié)構(gòu)由關(guān)鍵詞module和endmodule構(gòu)成。

　　3.一個(gè)復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個(gè)Verilog HDL模塊構(gòu)成的，每一個(gè)模塊又可以由若干個(gè)子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計(jì)的模塊交互的現(xiàn)存電路或激勵(lì)信號(hào)源。利用Verilog HDL語(yǔ)言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個(gè)模塊間的清晰層次結(jié)構(gòu)來(lái)描述極其復(fù)雜的大型設(shè)計(jì)，并對(duì)所作設(shè)計(jì)的邏輯電路進(jìn)行嚴(yán)格的驗(yàn)證。

　　4.Verilog HDL和VHDL作為描述硬件電路設(shè)計(jì)的語(yǔ)言，其共同的特點(diǎn)在于：能形式化地抽象表示電路的結(jié)構(gòu)和行為、支持邏輯設(shè)計(jì)中層次與領(lǐng)域的描述、可借用高級(jí)語(yǔ)言的精巧結(jié)構(gòu)來(lái)簡(jiǎn)化電路的描述、具有電路仿真與驗(yàn)證機(jī)制以保證設(shè)計(jì)的正確性、支持電路描述由高層到低層的綜合轉(zhuǎn)換、硬件描述與實(shí)現(xiàn)工藝無(wú)關(guān)（有關(guān)工藝參數(shù)可通過(guò)語(yǔ)言提供的屬性包括進(jìn)去）、便于文檔管理、易于理解和設(shè)計(jì)重用。