? 介紹Verilog HDL， 內(nèi)容包括：

　　– Verilog應用

　　– Verilog語言的構(gòu)成元素

　　– 結(jié)構(gòu)級描述及仿真

　　– 行為級描述及仿真

　　– 延時的特點及說明

　　– 介紹Verilog testbench

　　? 激勵和控制和描述

　　? 結(jié)果的產(chǎn)生及驗證

　　– 任務task及函數(shù)function

　　– 用戶定義的基本單元（primitive） – 可綜合的Verilog描述風格

　　? 介紹Cadence Verilog仿真器， 內(nèi)容包括：

　　– 設(shè)計的編譯及仿真

　　– 源庫（source libraries）的使用

　　– 用Verilog-XL命令行界面進行調(diào)試

　　– 用NC Verilog Tcl界面進行調(diào)試

　　– 圖形用戶界面（GUI）調(diào)試

　　– 延時的計算及反標注（annotation）

　　– 性能仿真描述

　　– 如何使用NC Verilog仿真器進行編譯及仿真

　　– 如何將設(shè)計環(huán)境傳送給NC Verilog

　　– 周期（cycle）仿真

　　? 邏輯綜合的介紹

　　– 簡介

　　– 設(shè)計對象

　　– 靜態(tài)時序分析 （STA）

　　– design analyzer環(huán)境

　　– 可綜合的HDL編碼風格

　　? 可綜合的Verilog HDL

　　– Verilog HDL中的一些竅門

　　– Designware 庫

　　– 綜合劃分

　　? 實驗 （1）

　　? 設(shè)計約束（ Constraint）

　　– 設(shè)置設(shè)計環(huán)境

　　– 設(shè)置設(shè)計約束

　　? 設(shè)計優(yōu)化

　　– 設(shè)計編譯

　　– FSM的優(yōu)化

　　? 產(chǎn)生并分析報告

　　? 實驗 （2）

　　? 自動布局布線工具（Silicon Ensemble）簡介

　　Verilog既是一種行為描述的語言也是一種結(jié)構(gòu)描述語言。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別包括：