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      應(yīng)用于AVS視頻解碼器的VLD設(shè)計

      2011-09-26 | pdf | 298 KB | 次下載 | 免費

      資料介紹

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      :設(shè)計了一種可應(yīng)用于國家標(biāo)準(zhǔn)AVS(Audio Video Coding Standard)的變字長解碼器，根據(jù)碼流特點進行硬件模塊劃分;采用桶形移位器并行解碼，每個時鐘解一個碼字，采用Verilog語言進行設(shè)計、模擬，通過了FPGA驗證。用0.18 pinCMOS工藝庫綜合，電路規(guī)模為1.6萬門左右，最高頻率能夠達到166MHz，可實時解碼72帥/10801高清AVS碼流。
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