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      電子發(fā)燒友網(wǎng)>電子資料下載>嵌入式開發(fā)>verilog教程之分頻計數(shù)實驗的資料說明

      verilog教程之分頻計數(shù)實驗的資料說明

      2019-01-14 | pdf | 0.11 MB | 次下載 | 免費

      資料介紹

      　　這個實驗可以說是verilog入門最基礎(chǔ)的實驗了，我們不做太多的理論分析，實踐是硬道理。蜂鳴器與CPLD的接口如圖5.2所示，當CPLD的I/O口（FM）為低電平時，三極管截至，蜂鳴器不發(fā)聲；當CPLD的I/O（FM）為高電平時，三極管導(dǎo)通，蜂鳴器發(fā)聲。

      　　在verilog代碼設(shè)計中， 我們把分頻輸出的信號clk_div與FM管腳對應(yīng)，大家就可以真真切切的感受到什么是分頻了。在代碼里，用了20bit的計數(shù)器cnt，循環(huán)的計數(shù)，所以說一個周期有2的20次冪即大約1M分頻。因為主時鐘是50MHz （周期是20ns），所以大約20ms為一個計數(shù)周期。蜂鳴器就以大約20ms的周期發(fā)聲，如果大家希望蜂鳴器的發(fā)聲頻率改變，那么可以改變cnt的值看看效果。

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