關(guān)于Verilog HDL綜合的討論早在1988年就已經(jīng)展開。但時至今日，此領(lǐng)域的優(yōu)秀教材尚未囊括其基本概念。這本關(guān)于Verilog HDL綜合實用教程全面地介紹了這一新技術(shù)。它通過提供便于理解的、與綜合技術(shù)相關(guān)的Verilog語義，揭開了HDL綜合的神秘面紗。本書作者Bhasker是綜合領(lǐng)城的專家，在此領(lǐng)域已研究了14 年多。身為IEEE工作組主席，他利用自己的專長領(lǐng)導(dǎo)了Verilog RTL綜合標(biāo)準(zhǔn)（PAR 1364.1）0的開發(fā)，此項工作是以1998年4月公布的OV10RTL綜合子集為基礎(chǔ)開展的，面Bhasker正是OVI的RTL綜合標(biāo)準(zhǔn)的締造者之一。

　　Bhasker的這本著作為學(xué)生和剛剛從事邏輯設(shè)計的人提供了系統(tǒng)掌握VerilogHDL綜合的捷徑。此書文字淺顯易懂，列舉了大量可綜合的Verilog HDL模型示例。讀者可以系統(tǒng)地了解Verilog HDL的語言結(jié)構(gòu)，它們在綜合時的含義、綜合設(shè)計技術(shù)如何把這些結(jié)構(gòu)轉(zhuǎn)換成邏輯門電路，以及它們對設(shè)計驗證的影響。此書給出了大量VerilogHDL模型示例及其等價的邏輯門電路。這些示例雖然簡單，但展示了不同的邏輯建模方式，如組合邏輯。時序邏輯?；?a href='http://www.brongaenegriffin.com/tags/寄存器/' target='_blank' class='arckwlink_none'>寄存器和鎖存器的設(shè)計、有限狀態(tài)機、算術(shù)單元等。

　　本書不僅為初學(xué)者提供了HDL綜合方面的知識，還討論了-些高級論題，諸如如何從綜合模型得出優(yōu)化的邏輯等。其中，資源共享和分配是模型優(yōu)化的論題之一。另一個獨特的論題是對設(shè)計的驗證。本書闡述了編寫綜合模型以確保得到可預(yù)測和可驗證的結(jié)果的基本原則。盡管有一章立足于仿真，但是所討論的那些概念同樣可用于形式化驗證。

　　本書是第一本對Verilog HDL綜合進行全面論述的著作。作者Bhasker在LucentTechnologies（朗訊科技）講授Verilog HDL語言和Verilog HDL綜合長達三年多。這本書是他14年來在Verilog HDL綜合方面的研究成果的總結(jié)。盡管本書定位于初學(xué)者，但是專業(yè)人員也可從基本原則及綜合建模的高級論題中獲益。不容置疑，知識產(chǎn)權(quán)（IP）開發(fā)人員應(yīng)遵循本書所推薦的建模方式。

　　本書是Verilog HDL寄存器傳輸級綜合方面的實用指南，提供了大量可綜合的Verilog HDL示例，詳細介紹了Verilog HDL綜合所支持的各種語法結(jié)構(gòu)，并且用示例說明了如何把這些可綜合的結(jié)構(gòu)搭配起來對各種硬件元件進行建模。本書還詳細講解了造成設(shè)計模型和綜合出的網(wǎng)表功能不-一致的常見原因，并給出了避免產(chǎn)生這些錯誤的建議。

　　對很多人而言，綜合看起來像是一個黑箱，輸入的是Verilog HDL描述的設(shè)計，而輸出的是門級網(wǎng)表。這種黑箱方式看起來似乎存在著某些奧妙。正確理解綜合過程中出現(xiàn)的各種變換，才能充分利用綜合系統(tǒng)并充分發(fā)揮它的長處。Verilog HDL終究是- -種建模語言，本書的目的就是要通過介紹從硬件描述語言模型到網(wǎng)表這一綜合過程中出現(xiàn)的各種變換來揭示黑箱中的奧秘。

　　Verilog硬件描述語言通常指的是作為IEEE標(biāo)準(zhǔn)《IEEE Std 1364）的VeriogHDL。它可以用來描述時序的和井發(fā)的行為，也可用來描述模型的結(jié)構(gòu)。它支持在從體系結(jié)構(gòu)級到開關(guān)級的多個抽象層次上描述設(shè)計。該語言支持對設(shè)計進行層次化建模，此外還提供了大量內(nèi)建的基本元件，包括邏輯門和用戶自定義的基本元件。各種語言結(jié)構(gòu)都具有精確的仿真語義，因此可以用VerilogHDL仿真器來驗證采用該語言編寫出的模型。

　　通常，對于不同的人面言，“綜合”有不同的含義。本書中，綜合指的是對VerilogHDL描述的設(shè)計進行綜合，該設(shè)計描述了組合邏輯和（或）時序邏輯。對于時序邏輯，清晰地描述了其受時鐘控制的行為。這排除了討論邏輯綜合（用邏輯門基本元件描述的設(shè)計）和高層次綜合（不用時鐘信息來指定設(shè)計對象的行為）。綜合過程把VerilogHDL模型轉(zhuǎn)換成門級網(wǎng)表。通常假定目標(biāo)網(wǎng)表是被模擬的邏輯與工藝無關(guān)的表示形式。目標(biāo)工藝包含諸如邏輯門之類與工藝無關(guān)的通用功能塊，以及諸如算術(shù)邏輯單元和比較器之類的寄存器傳輸級功能塊。對于綜合流程的后續(xù)階段，如工藝轉(zhuǎn)換（即從通用門到庫中特定部分的映射）和模塊綁定（即采用邏輯門基本元件來構(gòu)建寄存器傳輸級功能塊），本書均未涉及，

　　之所以很難編寫一本關(guān)于綜合的書，是因為其具有發(fā)展迅速的特性。因此，本書所提供的是大體上成立的基本信息，盡可能避開了模棱兩可的論題（包括與特定實現(xiàn)相關(guān)的問題）。由于Verilog HDL語言的豐富性，描述-種行為可能存在著不止一種方式，本書提出了一兩種可綜合的建模方式。另外，并非該語言中的所有結(jié)構(gòu)都是可綜合的，因為Verilog HDI.最初是被設(shè)計成-種仿真語言。因此，本書將介紹主流綜合系統(tǒng)所支持的各種結(jié)構(gòu)。

　　同樣，本書還避免提及特定綜合工具廠商提供的不同特性。然而，某些特定情況下也有必要介紹某種實現(xiàn)示例。此時，所介紹的特性都在朗訊科技的貝爾實驗室開發(fā)的ArchSyn （14. 0版本）綜合工具中得到了實現(xiàn)。

　　注意：不是所有的綜合系統(tǒng)都支持本書中描述的VeilogHDL結(jié)構(gòu)。任何關(guān)F綜合系統(tǒng)的專有特性的更多細節(jié)，讀者都需要及時參考相應(yīng)廠商的文檔資料。

　　筆者是Verilog綜合互操作性工作組的主席，該工作組目前正在開發(fā)RTL級綜合的IEEE標(biāo)準(zhǔn)。

　　本書假定讀者已經(jīng)具備了Verilog HDL語盲的基礎(chǔ)知識。Star Galaxy出版社的“A Verilog“ HDL Primer”是一本關(guān)于Verilog HDL語言人門的好書。

　　本書面向電子工程師，尤其是那些對于理解綜合的技巧感興趣的電路與系統(tǒng)設(shè)計人員。本書不打算解釋任何綜合算法。作者相信一旦理解了綜合結(jié)果會是什么，就能夠編寫出有效的設(shè)計模型，從面對綜合出的設(shè)計對象的品質(zhì)能有所控制。這是因為綜合出的電路結(jié)構(gòu)易受編寫模型的方式的影響。

　　本書可以用作高校教材。在電子工程專業(yè)的教學(xué)大綱中，本書可以在計算機輔助設(shè)計方面的VLSI （超大規(guī)模集成電路）課程中使用。學(xué)生可使用本書編寫多種模型，并在任何可用的綜合系統(tǒng)中對它們加以綜合，以研究綜合過程中出現(xiàn)的各種變換。在計算機科學(xué)專業(yè)的課程（如計算機輔助設(shè)計的算法課程）中，學(xué)生可以編寫簡單的綜合程序來識別VerilgHDL語法的一個子集并生成綜合的網(wǎng)表。本書中的示例可用作測試用例以供理解所生成的網(wǎng)表。

　　專業(yè)工程師將本書作為參考書也可以從中獲益。工程師們可以在大量模型示例及其綜合出的網(wǎng)表中直接尋找自已感興趣的部分加以研究。

　　本書的組織結(jié)構(gòu)

　　第1章介紹綜合過程的基礎(chǔ)知識，諸如什么是連線、觸發(fā)器和狀態(tài)以及如何確定對象的大小之類的內(nèi)容。

　　第2章介紹VerilogHDL結(jié)構(gòu)向邏輯門的映射。通過組合邏輯的示例說明如何把Verilog HDL結(jié)構(gòu)變換成基礎(chǔ)邏輯門以及它們的互連結(jié)構(gòu)。還通過異步置位和清零、同步置位和清零、多時鐘、多相位時鐘等建模示例介紹了各種模擬時序邏輯設(shè)計的方式。

　　有時也有必要使用預(yù)先設(shè)計的功能塊，因此第2章進一步介紹了如何對結(jié)構(gòu)進行建模，包括在行為模型中采用部分結(jié)構(gòu)建模。

　　第3章介紹如何把Verilog HDL的各種結(jié)構(gòu)搭配起來對硬件元件進行建模。雖然第2章介紹了Verilog HDL向邏輯門的映射，但本章介紹的是另一方面，即如何用Verilog HDL來建立硬件元件的可綜合模型。本章提供了許多通用硬件元件的詳盡示例，如多路選擇器、計數(shù)器、譯碼器以及算術(shù)邏輯單元等。

　　第4章介紹可應(yīng)用f Verilog HDL模型以綜合出優(yōu)質(zhì)網(wǎng)表的各種有效技術(shù)。

　　本章介紹的各種優(yōu)化手段如果不能由綜合系統(tǒng)自動實現(xiàn)，則需要由設(shè)計者手工加以實現(xiàn)。

　　有了VerilogHDL綜合模型，通常還有必要用輸人的設(shè)計模型來驗證綜合出的網(wǎng);表。第5章提供了編寫檢驗綜合結(jié)果的測試平臺的策略。因為Verilog HDL.不是為了綜合而專門設(shè)計的語言，設(shè)計出的模型與綜合出的網(wǎng)表可能會出現(xiàn)功能上的不一致。本章解釋了產(chǎn)生那些分歧的原因。

　　為了說明典型的綜合系統(tǒng)所支持的Verilog HDL可綜合子集，附錄A介紹了ArchSyn綜合系統(tǒng)所支持的結(jié)構(gòu)。但是，不同綜合系統(tǒng)的可綜合子集之間是存在差別的。

　　附錄B給出了本書中綜合出的網(wǎng)表用到的各種邏輯門的說明。

　　注意：本書展示的綜合出的網(wǎng)表不是優(yōu)化過的網(wǎng)表，因此在某些情況下這些邏輯可能不是最理想的。這是可以接受的，因為本書的目的是體現(xiàn)Verilog HDL到邏輯門之間的變換，而不是用來說明各種邏輯優(yōu)化技術(shù)。本書中的有些網(wǎng)表已經(jīng)被有目的地優(yōu)化過了，因此可以把那些網(wǎng)表作為經(jīng)典記錄下來。