資料介紹
??簡(jiǎn)介:搭建一種低成本的嵌入式視覺(jué)系統(tǒng),系統(tǒng)由CMOS圖像傳感器、CPLD、ARM7以及SRAM構(gòu)成。其中,CPLD識(shí)別時(shí)序,解決了圖像采集系統(tǒng)存在的嚴(yán)格時(shí)序同步和雙CPU共享一片SRAM的總線競(jìng)爭(zhēng)問(wèn)題;用Verilog語(yǔ)言編寫(xiě)Mealy狀態(tài)機(jī)控制圖像數(shù)據(jù)寫(xiě)入SRAM,多路數(shù)據(jù)選擇器實(shí)現(xiàn)總線切換,避免了總線沖突。圖像處理算法注重效率,基于ARM實(shí)現(xiàn),系統(tǒng)最終工作速率為25幀/s。
??目前,關(guān)于視覺(jué)系統(tǒng)的研究已經(jīng)成為熱點(diǎn),也有開(kāi)發(fā)出的系統(tǒng)可供參考。但這些系統(tǒng)大多是基于PC機(jī)的,由于算法和硬件結(jié)構(gòu)的復(fù)雜性而使其在小型嵌入式系統(tǒng)中的應(yīng)用受到了限制。上述系統(tǒng)將圖像數(shù)據(jù)采集后,視覺(jué)處理算法是在PC機(jī)上實(shí)現(xiàn)的。隨著嵌入式微處理器技術(shù)的進(jìn)步,32位ARM處理器系統(tǒng)擁有很高的運(yùn)算速度和很強(qiáng)的信號(hào)處理能力,可以作為視覺(jué)系統(tǒng)的處理器,代替PC機(jī)來(lái)實(shí)現(xiàn)簡(jiǎn)單的視覺(jué)處理算法。下面介紹一種基于ARM和CPLD的嵌入式視覺(jué)系統(tǒng),希望能分享嵌入式視覺(jué)開(kāi)發(fā)過(guò)程中的一些經(jīng)驗(yàn)。
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??1 系統(tǒng)方案與原理
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??在嵌入式視覺(jué)的設(shè)計(jì)中,目前主流的有以下2種方案:
??方案1圖像傳感器+微處理器(ARM或DSP)+SRAM
??方案2圖像傳感器+CPLD/FPGA+微處理器+SRAM
??方案1系統(tǒng)結(jié)構(gòu)緊湊,功耗低。在圖像采集時(shí),圖像傳感器輸出的同步時(shí)序信號(hào)的識(shí)別需要借助ARM的中斷,而中斷處理時(shí),微處理器需要完成程序跳轉(zhuǎn)、保存上下文等工作[1],降低了圖像采集的速度,適合對(duì)采集速度要求不高、功耗低的場(chǎng)合。
??方案2借助CPLD來(lái)識(shí)別圖像傳感器的同步時(shí)序信號(hào),不必經(jīng)過(guò)微處理器的中斷,因而系統(tǒng)的采集速度提高,但CPLD的介入會(huì)使系統(tǒng)的功耗提高。
??為了綜合以上2種方案的優(yōu)勢(shì),在硬件上采用“ARM+CPLD+圖像傳感器+SRAM”。該方案充分利用了CPLD的可編程性,通過(guò)軟件編程來(lái)兼有方案1的優(yōu)勢(shì),具體體現(xiàn)在以下方面:
??① 功耗的高低可以控制。對(duì)于功耗有嚴(yán)格要求的場(chǎng)合,通過(guò)CPLD的可編程性將時(shí)序部分的接口與ARM的中斷端口相連,僅僅是組合邏輯的總線相連,可以降低CPLD的功耗從而達(dá)到方案1的效果;對(duì)于采集速度要求高而功耗要求不高的情況,可以充分發(fā)揮CPLD的優(yōu)勢(shì),利用組合與時(shí)序邏輯來(lái)實(shí)現(xiàn)圖像傳感器輸出同步信號(hào)的識(shí)別,并將圖像數(shù)據(jù)寫(xiě)入SRAM中。
??② 器件的選擇可以多樣。在硬件設(shè)計(jì)上,所有總線均與CPLD相連;在軟件設(shè)計(jì)上,不同的模塊單獨(dú)按功能封裝。這樣以CPLD為中心,系統(tǒng)的其他器件均可更換而無(wú)需對(duì)CPLD部分程序進(jìn)行改動(dòng),有利于系統(tǒng)的功能升級(jí)。
??作為本系統(tǒng)的一種應(yīng)用,開(kāi)發(fā)了視覺(jué)跟蹤的程序,可以在目標(biāo)和背景顏色對(duì)比強(qiáng)烈的情況下對(duì)物體進(jìn)行跟蹤。通過(guò)對(duì)CMOS攝像頭采集來(lái)的數(shù)據(jù)進(jìn)行實(shí)時(shí)處理,根據(jù)物體的顏色計(jì)算出被追蹤物體的質(zhì)心坐標(biāo)。下面分別描述系統(tǒng)各部分的功能。
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??2 系統(tǒng)硬件
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??2.1 硬件組成及連接
??系統(tǒng)的硬件主要有4部分:CMOS圖像傳感器OV6620、可編程器件CPLD、512 KB的SRAM和32位微處理器LPC2214。
??OV6620是美國(guó)OmniVision公司生產(chǎn)的CMOS圖像傳感器,以其高性能、低功耗適合應(yīng)用在嵌入式圖像采集系統(tǒng)中,本系統(tǒng)圖像數(shù)據(jù)的輸入都是通過(guò)OV6620采集進(jìn)來(lái)的;可編程器件CPLD采用Altera公司的EPM7128S,用Verilog硬件編程語(yǔ)言在QuartusII下編寫(xiě)程序;作為系統(tǒng)的數(shù)據(jù)緩沖,SRAM選用的是IS61LV5128,其隨機(jī)訪問(wèn)的特性為圖像處理程序提供了便利;而LPC2214在PLL(鎖相環(huán))的支持下最高可以運(yùn)行在60 MHz的頻率下,為圖像的快速處理提供了硬件支持。
??OV6620集成在一個(gè)板卡上,有獨(dú)立的17 MHz晶振。輸出3個(gè)圖像同步的時(shí)序信號(hào):像素時(shí)鐘PCLK、幀同步VSYNC和行同步HREF。同時(shí),還可以通過(guò)8位或16位的數(shù)據(jù)總線輸出RGB或YCrCb格式的圖像數(shù)據(jù)。
??在硬件設(shè)計(jì)上,有2個(gè)問(wèn)題需要解決:
??① 圖像采集的嚴(yán)格時(shí)序同步;
??② 雙CPU共享SRAM的總線仲裁。
??解決第一個(gè)問(wèn)題的關(guān)鍵在于如何實(shí)時(shí)、準(zhǔn)確地讀取OV6620的時(shí)序輸出信號(hào),據(jù)此將圖像數(shù)據(jù)寫(xiě)入SRAM中。這里采用的解決方案是用CPLD來(lái)實(shí)現(xiàn)時(shí)序信號(hào)的識(shí)別以及圖像數(shù)據(jù)的寫(xiě)入。CPLD在硬件上可以識(shí)別信號(hào)的邊沿,速度更快,通過(guò)Verilog語(yǔ)言編寫(xiě)Mealy狀態(tài)機(jī)來(lái)實(shí)現(xiàn)圖像數(shù)據(jù)的SRAM寫(xiě)入,更加穩(wěn)定。
??對(duì)于雙CPU共享SRAM,可以通過(guò)合理的連接方式來(lái)解決??紤]到CPLD的可編程性,將OV6620的數(shù)據(jù)總線,LPC2214的地址、數(shù)據(jù)總線以及SRAM的總線都連接到CPLD上。通過(guò)編程來(lái)控制總線之間的連接,只要在軟件上保證總線的互斥性,即在同一時(shí)刻有且僅有一個(gè)控制器(CPLD或者LPC2214)來(lái)操作SRAM的總線,就可以有效地避免總線沖突。這樣,硬件上的仲裁就可以通過(guò)軟件來(lái)保證,該過(guò)程可以通過(guò)在CPLD中編寫(xiě)多路數(shù)據(jù)選擇器來(lái)實(shí)現(xiàn)。
??各器件之間的連接關(guān)系如圖1所示。
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??圖1 系統(tǒng)結(jié)構(gòu)框圖
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??由圖1可見(jiàn),微處理器的總線接在CPLD上,在對(duì)功耗有嚴(yán)格要求的場(chǎng)合中,只需要在CPLD中,將OV6620的同步時(shí)序信號(hào)所對(duì)應(yīng)的引腳與LPC2214連接在CPLD上的中斷引腳相連,系統(tǒng)就可以轉(zhuǎn)換成方案1的形式。對(duì)CPLD而言,引腳相連的僅僅是組合邏輯,降低了功耗。方案1的具體工作過(guò)程可見(jiàn)參考文獻(xiàn)[1]。
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??圖2 OV6620輸出時(shí)序圖
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??在Verilog語(yǔ)言中,對(duì)上升沿的檢測(cè)是通過(guò)always語(yǔ)句來(lái)實(shí)現(xiàn)的。例如檢測(cè)時(shí)鐘信號(hào)cam_pclk的上升沿:
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??圖3 行處理得到的線形圖
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??根據(jù)得到的結(jié)果,可以計(jì)算出更多關(guān)于跟蹤物體的信息:
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