隨著半導(dǎo)體技術(shù)的發(fā)展，模數(shù)轉(zhuǎn)換器（Analog to Digital Converter，ADC）作為模擬與數(shù)字接口電路的關(guān)鍵模塊，對性能的要求越來越高。為了滿足這些要求，模數(shù)轉(zhuǎn)換器正朝著低功耗、高分辨率和高速度方向快速發(fā)展。在磁盤驅(qū)動器讀取通道、測試設(shè)備、纖維光接收器前端和日期通信鏈路等高性能系統(tǒng)中，高速模數(shù)轉(zhuǎn)換器是最重要的結(jié)構(gòu)單元。因此，對模數(shù)轉(zhuǎn)換器的性能，尤其是速度的要求與日俱增，甚至是決定系統(tǒng)性能的關(guān)鍵因素。

在分析各種結(jié)構(gòu)的高速模數(shù)轉(zhuǎn)換器的基礎(chǔ)上，本文設(shè)計(jì)了一個分辨率為6位，采樣時鐘為1GS/s的超高速模數(shù)轉(zhuǎn)換器。本設(shè)計(jì)采用的是最適合應(yīng)用于超高速A/D轉(zhuǎn)換器的全并行結(jié)構(gòu)，整個結(jié)構(gòu)是由分壓電阻階梯，電壓比較器，數(shù)字編碼電路三部分組成。在電路設(shè)計(jì)過程中，主要從以下幾個方面進(jìn)行分析和改進(jìn)：采用了無采樣/保持電路的全并行結(jié)構(gòu)；在預(yù)放大電路中，使用交叉耦合對晶體管作為負(fù)載來降低輸入電容和增加放大電路的帶寬，從而提高比較器的比較速度和信噪比；在比較器的輸出端采用時鐘控制的自偏置差分放大器作為輸出緩沖級，使得比較輸出結(jié)果能快速轉(zhuǎn)換為數(shù)字電平，以此來提高ADC的轉(zhuǎn)換速度；在編碼電路上，先將比較器輸出的溫度計(jì)碼轉(zhuǎn)換成格雷碼，再把格雷碼轉(zhuǎn)換成二進(jìn)制碼，這樣進(jìn)一步提高ADC的轉(zhuǎn)換速度和減少誤碼率。