MyHDL項目的目標(biāo)是賦予Python語言優(yōu)雅和簡單的硬件設(shè)計人員。

　　MyHDL是使用Python作為硬件描述和驗證語言的免費開源軟件包。Python是一種非常高級的語言，而硬件設(shè)計者可以利用它的全部力量來建模和仿真他們的設(shè)計。此外，MyHDL可以將設(shè)計轉(zhuǎn)換成Verilog或VHDL。這為傳統(tǒng)的設(shè)計流程提供了一條路徑。

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　　建模

　　Python的力量和清晰度使MyHDL成為高級建模的理想解決方案。Python以復(fù)雜建模問題的優(yōu)雅解決方案而聞名。此外，Python對于快速的應(yīng)用開發(fā)和實驗是突出的。

　　MyHDL背后的關(guān)鍵思想是使用Python生成器來建模硬件并發(fā)性。發(fā)電機最好被描述為可恢復(fù)的函數(shù)。MyHDL生成器與VHDL Verilog和進(jìn)程中的塊總是相似的。

　　硬件模塊被建模為返回生成器的函數(shù)。這種方法使得支持任意層次結(jié)構(gòu)、命名端口關(guān)聯(lián)、實例數(shù)組和條件實例化等特性變得簡單。此外，MyHDL提供了實現(xiàn)傳統(tǒng)硬件描述概念的類。它提供了用于支持生成器之間通信的信號類、用于支持面向位操作的類和用于枚舉類型的類。

　　仿真和驗證

　　內(nèi)置模擬器在Python解釋器的頂部運行。它通過跟蹤VCD文件中的信號變化來支持波形查看。

　　使用MyHDL，Python單元測試框架可以用于硬件設(shè)計。雖然單元測試是一種流行的現(xiàn)代軟件驗證技術(shù)，但在硬件設(shè)計領(lǐng)域仍然不常見。

　　MyHDL還可以作為硬件驗證語言用于Verilog設(shè)計，通過與傳統(tǒng)HDL仿真器的協(xié)同仿真。

　　Verilog與VHDL的轉(zhuǎn)換

　　在一定的局限性下，MyHDL設(shè)計可以轉(zhuǎn)換為Verilog或VHDL語言。這為傳統(tǒng)的設(shè)計流程提供了一條路徑，包括合成和實現(xiàn)。然而，可轉(zhuǎn)換子集比標(biāo)準(zhǔn)合成子集寬得多，并且包括可用于高級建模和測試臺的特性。

　　轉(zhuǎn)換器工作在一個已經(jīng)充分闡述的實例化設(shè)計。因此，原來的設(shè)計結(jié)構(gòu)可以是任意復(fù)雜的。此外，轉(zhuǎn)換限制僅適用于發(fā)電機內(nèi)部的代碼。外部發(fā)電機，Python的全功率可以在不損害可兌換性的情況下使用。

　　最后，轉(zhuǎn)換器自動地在Verilog或VHDL中直接完成許多任務(wù)。一個顯著的特點是自動處理簽名的算術(shù)問題。