你知道嗎？利用手動(dòng)頻段選擇，鎖定時(shí)間可從典型值4.5 ms 縮短到典型值360 μs。本文以高度集成的解調(diào)器和頻率合成器ADRF6820 為例，告訴大家如何手動(dòng)選擇頻段以縮短PLL鎖定時(shí)間。 First，PLL 鎖定 PLL 鎖定過(guò)程包括兩個(gè)步驟： 1、通過(guò)內(nèi)部環(huán)路自動(dòng)選擇頻段（粗調(diào)）。在寄存器配期間，PLL 首先根據(jù)內(nèi)部環(huán)路進(jìn)行切換和配置。隨后由一個(gè)算法驅(qū)動(dòng) PLL 找到正確的VCO 頻段。 2、通過(guò)外部環(huán)路細(xì)調(diào)。PLL 切換到外部環(huán)路。鑒相器和電荷泵配合外部環(huán)路濾波器工作，形成一個(gè)閉環(huán)，確保PLL 鎖定到所需頻率。校準(zhǔn)大約需要94，208 個(gè)鑒頻鑒相器（PFD） 周期；對(duì)于一個(gè)30.72 MHz fPFD，這相當(dāng) 于3.07 ms。 Second，PLL 鎖定時(shí)間按照上述步驟校準(zhǔn)完成后，PLL 的反饋操作使VCO 鎖定于正確的頻率。鎖定速度取決于非線性周跳行為。PLL總鎖定時(shí)間包括兩個(gè)部分：VCO頻段校準(zhǔn)時(shí)間和PLL周跳時(shí)間。VCO頻段校準(zhǔn)時(shí)間僅取決于PFD頻率；PFD頻率越高，鎖定時(shí)間越短。 PLL 周跳時(shí)間由所實(shí)現(xiàn)的環(huán)路帶寬決定。當(dāng)環(huán)路帶寬比PFD 頻率窄時(shí)，小數(shù)N 分頻/整 數(shù)N 分頻頻率合成器就會(huì)發(fā)生周跳。 PFD 輸入端的相位誤差積累過(guò)快，PLL 來(lái)不及校正，電荷泵暫時(shí)沿錯(cuò)誤方向吸入電荷，使鎖定時(shí)間急劇縮短。如果PFD 頻率與環(huán)路帶寬的比值提高，周跳也會(huì)增加；對(duì)于給定PFD 周期，提高環(huán)路帶寬會(huì)縮短周跳時(shí)間。因此，當(dāng)使用自動(dòng)校準(zhǔn)模式時(shí)，總鎖定時(shí)間對(duì)某些應(yīng)用來(lái)說(shuō)可能太長(zhǎng)。本文提出一種通過(guò)手動(dòng)選擇頻段來(lái)顯著縮短鎖定時(shí)間的方案，步驟如下： 1、按照表1 所示的寄存器初始化序列使器件上電。默認(rèn)情況下，芯片以自動(dòng)頻段校準(zhǔn)模式工作。根據(jù)所需的LO 頻率設(shè)置寄存器0x02、寄存器0x03 和寄存器0x04。