熟悉一下數(shù)字電路一些問題，從細(xì)節(jié)入手，溫故而知新。

　　什么是同步邏輯和異步邏輯，同步電路和異步電路的區(qū)別是什么？

　　同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系。

　　電路設(shè)計(jì)可分類為同步電路和異步電路設(shè)計(jì)。同步電路利用時(shí)鐘脈沖使其子系統(tǒng)同步運(yùn)作，而異步電路不使用時(shí)鐘脈沖做同步，其子系統(tǒng)是使用特殊的“開始”和“完成”信號(hào)使之同步。由于異步電路具有下列優(yōu)點(diǎn) -- 無(wú)時(shí)鐘歪斜問題、低電源消耗、平均效能而非最差效能、模塊性、可組合和可復(fù)用性 -- 因此近年來(lái)對(duì)異步電路研究增加快速，論文發(fā)表數(shù)以倍增，而 Intel Pentium 4 處理器設(shè)計(jì)，也開始采用異步電路設(shè)計(jì)。v 異步電路主要是組合邏輯電路，用于產(chǎn)生地址譯碼器、FIFO 或 RAM 的讀寫控制信號(hào)脈沖，其邏輯輸出與任何時(shí)鐘信號(hào)都沒有關(guān)系，譯碼輸出產(chǎn)生的毛刺通常是可以監(jiān)控的。同步電路是由時(shí)序電路 （寄存器和各種觸發(fā)器）和組合邏輯電路構(gòu)成的電路，其所有操作都是在嚴(yán)格的時(shí)鐘控制下完成的。這些時(shí)序電路共享同一個(gè)時(shí)鐘 CLK，而所有的狀態(tài)變化都是在時(shí)鐘的上升沿（或下降沿）完成的。

　　什么是“線與”邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？

　　線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用 oc 門來(lái)實(shí)現(xiàn)（漏極或者集電極開路），由于不用 oc 門可能使灌電流過大，而燒壞邏輯門，同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。（線或則是下拉電阻）

　　什么是 Setup 和 Holdup 時(shí)間，setup 和 holdup 時(shí)間區(qū)別？

　　Setup/hold time 是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）T 時(shí)間到達(dá)芯片，這個(gè) T 就是建立時(shí)間 -Setup time. 如不滿足 setup time，這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果 hold time 不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時(shí)間（Setup Time）和保持時(shí)間（Hold time）。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。如果不滿足建立和保持時(shí)間的話，那么 DFF 將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn) stability 的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí)間，那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。

　　什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？

　　在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。

　　解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。