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      評(píng)估低抖動(dòng) PLL 時(shí)鐘發(fā)生器的電源噪聲抑制

      2022-11-18 | pdf | 142.84KB | 次下載 | 免費(fèi)

      資料介紹

      這篇文章也刊登在 Maxim 的這篇文章也刊登在 Maxim 的，卷。66（PDF，3.07MB）。，卷。66（PDF，3.07MB）。本文的一個(gè)版本由本文的一個(gè)版本由Electronic DesignElectronic Design雜志于 2009 年 3 月 27 日在線(xiàn)發(fā)布。雜志于 2009 年 3 月 27 日在線(xiàn)發(fā)布。采用 PLL 的時(shí)鐘發(fā)生器廣泛用于網(wǎng)絡(luò)設(shè)備中，用于生成高精度和低抖動(dòng)參考時(shí)鐘或用于維持同步網(wǎng)絡(luò)操作。大多數(shù)時(shí)鐘振蕩器使用理想、干凈的電源提供其抖動(dòng)或相位噪聲規(guī)格。然而，在實(shí)際系統(tǒng)環(huán)境中，電源可能會(huì)受到板載開(kāi)關(guān)電源或嘈雜的數(shù)字 ASIC 的干擾。要在系統(tǒng)設(shè)計(jì)中實(shí)現(xiàn)最佳性能，了解此類(lèi)干擾的影響非常重要。采用 PLL 的時(shí)鐘發(fā)生器廣泛用于網(wǎng)絡(luò)設(shè)備中，用于生成高精度和低抖動(dòng)參考時(shí)鐘或用于維持同步網(wǎng)絡(luò)操作。大多數(shù)時(shí)鐘振蕩器使用理想、干凈的電源提供其抖動(dòng)或相位噪聲規(guī)格。然而，在實(shí)際系統(tǒng)環(huán)境中，電源可能會(huì)受到板載開(kāi)關(guān)電源或嘈雜的數(shù)字 ASIC 的干擾。要在系統(tǒng)設(shè)計(jì)中實(shí)現(xiàn)最佳性能，了解此類(lèi)干擾的影響非常重要。首先，我們將檢查基于 PLL 的時(shí)鐘發(fā)生器的基本電源噪聲抑制 (PSNR) 特性。然后我們將解釋如何從頻域測(cè)量中提取定時(shí)抖動(dòng)信息。然后應(yīng)用這些技術(shù)，并使用實(shí)驗(yàn)室工作臺(tái)測(cè)試比較幾種不同的測(cè)量方法。最后，我們將總結(jié)首選方法的優(yōu)點(diǎn)。首先，我們將檢查基于 PLL 的時(shí)鐘發(fā)生器的基本電源噪聲抑制 (PSNR) 特性。然后我們將解釋如何從頻域測(cè)量中提取定時(shí)抖動(dòng)信息。然后應(yīng)用這些技術(shù)，并使用實(shí)驗(yàn)室工作臺(tái)測(cè)試比較幾種不同的測(cè)量方法。最后，我們將總結(jié)首選方法的優(yōu)點(diǎn)。PLL 時(shí)鐘發(fā)生器的 PSNR 特性PLL 時(shí)鐘發(fā)生器的 PSNR 特性典型的 PLL 時(shí)鐘發(fā)生器典型的 PLL 時(shí)鐘發(fā)生器如圖 1如圖 1所示。由于輸出驅(qū)動(dòng)器對(duì)于不同類(lèi)型的邏輯接口可能具有非常不同的 PSNR 性能，因此以下分析將重點(diǎn)關(guān)注電源噪聲對(duì) PLL 本身的影響。
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