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      電子發(fā)燒友網>電子資料下載>電子資料>SN65LVDS314可編程27位串行至并行接收器數(shù)據(jù)表

      SN65LVDS314可編程27位串行至并行接收器數(shù)據(jù)表

      2024-07-11 | pdf | 1.91MB | 次下載 | 免費

      資料介紹

      SN65LVDS314 接收器將與 FlatLink™3G 兼容的串行 輸入數(shù)據(jù)解串行并成為 27 個并行數(shù)據(jù)輸出。 SN65LVDS314 接收器包含一個移位寄存器，在檢查 奇偶校驗位之后，此寄存器從 1，2 或 3 個串行輸入載 入 30 個位，并且鎖存 24 個像素位和 3 個控制位輸出 至并行 CMOS 輸出。 如果奇偶校驗確認奇偶校驗正 確，通道奇偶校驗錯誤 (CPE) 輸出保持低電平。 如果 檢測到奇偶校驗錯誤，CPE 輸出生成一個高脈沖，而 數(shù)據(jù)輸出總線忽略剛剛接收到的像素。 或者，最后一 個數(shù)據(jù)字在下一個時鐘周期內被保持在輸出總線上。串行數(shù)據(jù)和時鐘通過超低壓差分信令（subLVDS)線路接收。為了節(jié)能，SN65LVDS314支持三個運行模式（關斷、待機和激活）。當接收時，鎖相環(huán)（PLL)鎖定至下一個時鐘CLK并且在數(shù)據(jù)線路的線路速率上生成一個內部高速時鐘。使用此內部高速時鐘將數(shù)據(jù)串行載入到一個的移位寄存器內。在從內部高速時鐘中重新創(chuàng)建像素時鐘PCLK時，被并行化的數(shù)據(jù)出現(xiàn)在并行輸出總線上。如果沒有出現(xiàn)輸入CLK信號，在PCLK和DE被保持在低電平時，輸出總線被保持在靜止狀態(tài)，而所有其它并行輸出被拉至高電平。
      接收器 sn65lvds314
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