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時鐘源（頻率合成器或鎖相環(huán) (PLL)）產(chǎn)生的抖動噪聲對新一代高性能 Gsps 模數(shù)轉(zhuǎn)換器 (ADC) 的性能具有很大 影響。 PLL 的帶內(nèi)和帶外噪聲性能都會影響 ADC 信噪比 (SNR)，由此影響 ADC 的有效分辨率 (ENOB)。通過在更高的 頻率下操作 PLL 相位頻率檢測器 (PFD)，降低輸入-輸出倍增因子 N，并使用帶通濾波器降低遠(yuǎn)端噪聲（或本底噪 聲），可以降低 PLL 產(chǎn)生的噪聲。本應(yīng)用手冊介紹如何估算抖動要求，如何將其轉(zhuǎn)化為 PLL 相位噪聲要求，以及 如何確定（建議）因最小化時鐘源導(dǎo)致的 SNR 性能下降所需的濾波器帶寬。雖然這里進(jìn)行了通用分析并且適用于 任何 PLL 和 ADC，但還是使用 TI 的 LMX2594 高性能 PLL 和 ADC12DJ5200 12 位 5GSPS ADC 提供了具體示 例。
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