Cadence軟件是我們公司統(tǒng)一使用的原理圖設(shè)計、PCB設(shè)計、高速仿真的EDA工具。進行仿真工作需要有很多方面的知識，須對高速設(shè)計的理論有較全面的認(rèn)識，并對具體的單板原理有一定的了解，還需具備仿真庫的相關(guān)知識等。

　　在這個分冊中僅對仿真軟件的使用進行較詳細(xì)的闡述，還介紹高速設(shè)計的一些相關(guān)理論，仿真過程是基于Allegro SPB 15.2的PCB SI模塊進行的。

　　第一章 高速設(shè)計與PCB仿真流程

　　本章介紹高速PCB仿真設(shè)計的基礎(chǔ)知識和重要意義，并介紹基于Cadence 的Allegro SPB15.2的PCB仿真流程。

　　1.1 高速信號與高速設(shè)計

　　隨著通信系統(tǒng)中邏輯及系統(tǒng)時鐘頻率的迅速提高和信號邊沿不斷變陡，PCB的走線和板層特性對系統(tǒng)電氣性能的影響也越發(fā)顯著。對于低頻設(shè)計，走線和板層的影響要求不高甚至可以完全忽略不計。當(dāng)頻率超過50MHz時，PCB走線則必須以傳輸線考慮，而在評定系統(tǒng)性能時也必須考慮PCB板材的電參數(shù)影響。當(dāng)系統(tǒng)時鐘頻率達到120MHz及更高時，就只能使用高速電路設(shè)計方法，否則基于傳統(tǒng)方法設(shè)計的PCB將無法工作。因此，高速電路設(shè)計技術(shù)已經(jīng)成為電子系統(tǒng)設(shè)計師必須采取的設(shè)計手段，只有通過使用高速電路設(shè)計師的設(shè)計技術(shù)，才能實現(xiàn)設(shè)計過程的可控性。高速系統(tǒng)的設(shè)計必須面對互連延遲引起的時序問題以及串?dāng)_、傳輸線效應(yīng)等信號完整性問題。

　　通常認(rèn)為如果數(shù)字邏輯電路的頻率達到或者超過45MHZ~50MHZ，而且工作在這個頻率之上的電路占整個電子系統(tǒng)的一定份量（比如說１／３），就稱為高速電路。

　　實際上，信號邊沿的諧波頻率比信號本身的頻率高，是信號快速變化的上升沿與下降沿（或稱信號的跳變）引發(fā)了信號傳輸?shù)姆穷A(yù)期結(jié)果。因此，通常約定如果線傳播延時大于1/2數(shù)字信號驅(qū)動端的上升時間，則認(rèn)為此類信號是高速信號并產(chǎn)生傳輸線效應(yīng)，見圖1－1所示。

　　信號的傳遞發(fā)生在信號狀態(tài)改變的瞬間，如上升或下降時間。信號從驅(qū)動端到接收端經(jīng)過一段固定的延遲時間，如果傳輸延遲時間小于1/2的上升或下降時間，那么來自接收端的反射信號將在信號改變狀態(tài)之前到達驅(qū)動端。反之，反射信號將在信號改變狀態(tài)之后到達驅(qū)動端，如果反射信號很強，疊加的波形就有可能會改變邏輯狀態(tài)。

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