1.課程設(shè)計(jì)的目的：

　　（1）學(xué)習(xí)RS-232串口通信數(shù)據(jù)結(jié)構(gòu)，并編程完成串行數(shù)據(jù)的接收和顯示。

　?。?）掌握RS-232的工作機(jī)制與原理。

　?。?）熟練掌握Quartus2軟件的使用。

　?。?）了解CPLD/FPGA實(shí)驗(yàn)箱。

　　2.課程設(shè)計(jì)題目描述和要求：

　?。?）課程設(shè)計(jì)題目：基于FPGA的串口通信程序設(shè)計(jì)。

　?。?）課程設(shè)計(jì)要求：

　　下述設(shè)計(jì)內(nèi)容需由學(xué)生個(gè)人獨(dú)立完成：

　　1．理解電路原理圖與工作過程；

　　2．掌握RS-232電氣特性；

　　3．掌握RS-232通信原理及串口通信數(shù)據(jù)格式，并編程完成串行數(shù)據(jù)的接收和顯示；

　　4．能正確處理編程與調(diào)試過程中所遇到的問題;

　　5. 在FPGA中構(gòu)造一個(gè)異步串行通信控制模塊，完成PC機(jī)發(fā)送的接收，并設(shè)計(jì)顯示模塊，完成接收數(shù)據(jù)的顯示

　?。?）要求的設(shè)計(jì)成果：

　　掌握RS232串口的協(xié)議，運(yùn)用DE2的串口進(jìn)行接收PC的數(shù)據(jù)。波特率為9600，8位數(shù)據(jù)位，無奇偶校驗(yàn)，一個(gè)停止位。

　　硬件驗(yàn)證要求：在PC機(jī)通過“串行通信調(diào)試助手”軟件發(fā)送數(shù)據(jù)，DE2通過串口接收數(shù)據(jù)，完成接收數(shù)據(jù)后在數(shù)碼管上面進(jìn)行顯示。

　　Verilog是一種流行的硬件描述語言，他是由工業(yè)界開發(fā)的，1984年，Verilog作為一種私用的硬件描述語言，由Gateway Design Automation公司給出，1988年，Synopsis公司為Verilog開發(fā)了綜合工具。1995年，Verilog成為IEEE的一個(gè)標(biāo)準(zhǔn)。Verilog 適合算法級，寄存器級，邏輯級，門級和版圖級等各個(gè)層次的設(shè)計(jì)和描述。

　　Verilog的語法是基于C語言的。由于是基于C語言，所以它更容易掌握。本設(shè)計(jì)中采用Verilog語言進(jìn)行設(shè)計(jì)。

　　2、設(shè)計(jì)工具簡介

　　本次設(shè)計(jì)是基于Altera公司的QuartusII軟件。

　　Quartus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。

　　QuartusII支持Altera的IP核，包含了LPM/MegaFuction宏功能模塊庫，使用它，可以簡化設(shè)計(jì)的復(fù)雜性，加快設(shè)計(jì)速度。QuartusII平臺支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。此外，QuartusII通過和DSP Builder工具與Matlab/SIMULINK相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)開發(fā)，集系統(tǒng)級設(shè)計(jì)、嵌入式軟件設(shè)計(jì)、可編程邏輯設(shè)計(jì)于一體，是一種綜性的開發(fā)平臺。

　　3、設(shè)計(jì)方案：

　　利用實(shí)驗(yàn)箱上的MAX232芯片控制通過適當(dāng)分頻（分頻的目的是為了達(dá)到要求的波特率，控制數(shù)據(jù)傳輸速率）的串行輸入信號，并將其轉(zhuǎn)換為并行信號并通過實(shí)驗(yàn)箱上的數(shù)碼管的后兩位顯示從計(jì)算機(jī)中傳輸出來的16進(jìn)制數(shù)。例如在計(jì)算機(jī)端輸入（FF）則會在試驗(yàn)箱上看到（000000FF）的顯示圖示。

　　4、基本原理：

　　RS-323C標(biāo)準(zhǔn)是美國EIA（電子工業(yè)聯(lián)合會）與BELL等公司一起開發(fā)的1969年公布的通信協(xié)議。它適合于數(shù)據(jù)傳輸速率在0～20000b/s范圍內(nèi)的通信。這個(gè)標(biāo)準(zhǔn)對串行通信接口的有關(guān)問題，如信號線功能、電器特性都作了明確規(guī)定。

　　EIA-RS-232C中+3V~+15V之間的電平為‘0’，-3V~-15V的電平為‘1’；與TTL以高低電平表示邏輯狀態(tài)的規(guī)定不同。因此，為了能夠同計(jì)算機(jī)接口或終端的TTL器件連接，必須在EIA-RS-232C與TTL電路之間進(jìn)行電平和邏輯關(guān)系的變換。實(shí)現(xiàn)這種變換的方法可用分立元件，也可用集成電路芯片。目前較為廣泛地使用集成電路轉(zhuǎn)換器件，如MC1488、SN75150芯片可完成TTL電平到EIA電平的轉(zhuǎn)換，而MC1489、SN75154可實(shí)現(xiàn)EIA電平到TTL電平的轉(zhuǎn)換。MAX232芯片可完成TTL←→EIA雙向電平轉(zhuǎn)換。

　　串行通信中，線路空閑時(shí)，線路的TTL電平總是高，經(jīng)反串行通信中，線路空閑時(shí)，線路的TTL電平總是高，經(jīng)反向RS232的電平總是低。一個(gè)數(shù)據(jù)的開始RS232線路為高電平，結(jié)束時(shí)RS232為低電平。數(shù)據(jù)總是從低位向高位一位一位的傳輸。示波器讀數(shù)時(shí)，左邊是數(shù)據(jù)的低位。例如，對于16進(jìn)制數(shù)據(jù)55H和aaH，當(dāng)采用8位數(shù)據(jù)位、1位停位傳輸時(shí)位停止位傳輸時(shí)：55H=01010101B，高低位倒序后為10101010B，加入一個(gè)起始位0一個(gè)停止位155H的數(shù)據(jù)格式為0101010101個(gè)起始位0，個(gè)停止位1，55H的數(shù)據(jù)格式為：0101010101aaH=10101010B，高低位倒序后為01010101B，加入一個(gè)起始位0，一個(gè)停止位1，aaH的數(shù)據(jù)格式為：0010101011