設(shè)計(jì)了以CPLD 為核心處理芯片的多路數(shù)據(jù)采集系統(tǒng)，按照正確的時(shí)序直接
控制AD676和雙端口RAM的工作, 所有這些功能都采用VHDL語(yǔ)言進(jìn)行描述。
關(guān)鍵詞：CPLD, AD676, VHDL語(yǔ)言, 雙端口RAM，數(shù)據(jù)采集
在數(shù)字技術(shù)飛速發(fā)展的今天, 將各種模擬信號(hào)轉(zhuǎn)化為數(shù)字信號(hào)再進(jìn)行相應(yīng)的處理, 不
僅可以提高系統(tǒng)性能, 還可以充分利用現(xiàn)代信號(hào)的各種處理算法。以往的多通道數(shù)字采集系統(tǒng)多數(shù)采用單片機(jī)、DSP等微處理器產(chǎn)生A/D轉(zhuǎn)換芯片所需要的控制時(shí)序，以及通道轉(zhuǎn)換所需要的時(shí)序邏輯信號(hào)，這樣會(huì)占用CPU較多的時(shí)間，特別在有語(yǔ)音、圖像處理的應(yīng)用場(chǎng)合會(huì)影響整個(gè)系統(tǒng)的信號(hào)處理速度。
隨著工藝水平的不斷進(jìn)步, 可編程器件CPLD (Complex Programmable Logical Device)
的速度和規(guī)模都有了很大的提高, 而且, 它們還具有集成度高、體積小、功耗低、設(shè)計(jì)靈活等優(yōu)勢(shì), 這就為利用可編程器件實(shí)現(xiàn)高速的信號(hào)采集和處理開辟了道路。本文介紹基于CPLD的多通道數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)方法，所需控制時(shí)序及地址譯碼等電路均有CPLD產(chǎn)生，并將轉(zhuǎn)換結(jié)果放于雙端口RAM中，CPU可隨時(shí)從雙端口RAM讀取，以實(shí)現(xiàn)高速數(shù)據(jù)采集和處理。