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      高碼率LDPC碼譯碼器的優(yōu)化設(shè)計與實現(xiàn)

      2009-11-25 | rar | 223 | 次下載 | 5積分

      資料介紹

      本文以CCSDS 推薦的7/8 碼率LDPC 碼為例，提出了一種適于高碼率LDPC 碼譯碼器的硬件結(jié)構(gòu)優(yōu)化方法。高碼率的LDPC 碼通常也伴隨著行重與列重的比例較高的問題。本方法是在拆分校驗矩陣的基礎(chǔ)上，優(yōu)化常用的部分并行譯碼結(jié)構(gòu)，降低了高碼率LDPC 碼譯碼時存在的校驗節(jié)點運算單元(CNU)與變量節(jié)點運算單元(VNU)之間的復(fù)雜度不平衡，并由此提高了譯碼器的時鐘性能。實驗證明，本文方案提供的結(jié)構(gòu)與常用的部分并
      行譯碼結(jié)構(gòu)相比，節(jié)省硬件資源為41％；采用與本文方案相同的硬件資源而未經(jīng)矩陣拆分的部分并行譯碼方案的碼速率為本文方案的75％。
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