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      一種面向三維眾核微處理器的新型NoC拓撲結(jié)構(gòu)

      2017-11-27 | rar | 0.92 MB | 次下載 | 3積分

      資料介紹

      　　三維微處理器具有集成度高、全局互連線短及連接部件多的優(yōu)勢，但是傳統(tǒng)的三維拓撲結(jié)構(gòu)在大規(guī)模系統(tǒng)中無法充分利用垂直方向上低延時高帶寬的特性，很難滿足大規(guī)模眾核微處理器低直徑、高帶寬、高擴展性的需求。針對三維NoC網(wǎng)絡(luò)直徑大、可擴展性要求高以及路由端口多的問題，提出了一種基于多級垂直域的三維拓撲結(jié)構(gòu) V-Spidergon，其在水平層上采用Spidergon結(jié)構(gòu)，在垂直方向上采用多級垂直域擴展結(jié)構(gòu)，域內(nèi)及域間均實現(xiàn)全互連。實驗數(shù)據(jù)表明，在8層、1 6層和32層堆疊下，V-Spidergon結(jié)構(gòu)的延時較3DMesh分別降低15. 1%、28. 5%和55. 7%，較NoC-Bus分別降低11. 5%、32.7%和77.6%；在15%和100%負載率注入情形下，V-Spidergon的平均延時表現(xiàn)出與水平層數(shù)增加不相關(guān)的特性。

      一種面向三維眾核微處理器的新型NoC拓撲結(jié)構(gòu)

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