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      電子發(fā)燒友網(wǎng)>電子資料下載>電子論文>測(cè)試測(cè)量論文>一種改進(jìn)的基于掃描的電路設(shè)計(jì)

      一種改進(jìn)的基于掃描的電路設(shè)計(jì)

      2010-05-10 | rar | 277 | 次下載 | 3積分

      資料介紹

      摘要：由于科學(xué)技術(shù)的快速提高，單一芯片中所包含的晶體管的數(shù)目越來(lái)越多，相對(duì)造成了芯片可測(cè)試度的降低．以及測(cè)試成本的增加。傳統(tǒng)的基于掃描的測(cè)試方法中，常會(huì)有測(cè)試時(shí)間太長(zhǎng)的缺點(diǎn)。本文采用了向量壓縮．并用Test-PerClock的方
      式來(lái)處理待測(cè)電路，減少了測(cè)試時(shí)間，不影響故障覆蓋率。
      關(guān)鍵詞：內(nèi)建自測(cè)試；多輸入特征寄存器；線性反饋移位寄存器
      掃描
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