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本文對逐次逼近型模數(shù)轉(zhuǎn)換器（SARADC）的結(jié)構(gòu)進(jìn)行了介紹，并對影響ADC性能的主要因素加以分析。設(shè)計(jì)了一種基于二進(jìn)制加權(quán)電容陣列的數(shù)字校準(zhǔn)算法，并運(yùn)用比較器自動失調(diào)校準(zhǔn)技術(shù)，實(shí)現(xiàn)了高性能SARADC的設(shè)計(jì)。仿真結(jié)果表明該設(shè)計(jì)在120ksps的采樣率下精度可達(dá)18位。
實(shí)現(xiàn)逐次逼近式ADC的方式千差萬別，但其基本結(jié)構(gòu)非常簡單。如圖1所示，模擬輸入電壓（VIN）由采樣/保持電路保持。如圖2所示，為實(shí)現(xiàn)二進(jìn)制算法，N位寄存器首先設(shè)置在中間刻度（即：100…….00，MSB位1）。這樣，數(shù)字模擬轉(zhuǎn)換器（DAC）輸出（VDAC）被設(shè)為VREF/2，VDAC是提供給ADC的基準(zhǔn)電壓。然后，比較判斷VIN是小于還是大于VDAC.如果，VIN》VDAC，則比較器輸出邏輯高電平或1，N位寄存器的MSB保持為1.相反，如果VIN《VDAC，則比較器輸出邏輯低電平，N位寄存器的MSB清為0.隨后，逐次逼近控制邏輯移至下一位，并將該位設(shè)置為高電平，進(jìn)行下一次比較。這個(gè)過程一直持續(xù)到最低有效位（LSB）。上述操作結(jié)束后就完成了轉(zhuǎn)換，N位轉(zhuǎn)換結(jié)果儲存在寄存器內(nèi)。
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