本文檔的主要內(nèi)容詳細(xì)介紹的是信號質(zhì)量測試規(guī)范主要內(nèi)容包括了：本規(guī)范詳細(xì)說明了單板信號質(zhì)量測試的方法。其中包括各類信號波形參數(shù)的定義，進(jìn)行信號質(zhì)量測試的條件，覆蓋范圍，合格標(biāo)準(zhǔn)，信號分類，各類信號波形參數(shù)的指標(biāo)，測試點(diǎn)的選擇以及測試結(jié)果分析重點(diǎn)。

　　《信號質(zhì)量測試規(guī)范》是為了規(guī)范和指導(dǎo)硬件調(diào)試、硬件測試以及生產(chǎn)測試時(shí)信號質(zhì)量測試方法及手段，在總結(jié)長期實(shí)際工作經(jīng)驗(yàn)的基礎(chǔ)上制定的。

　　由于某些原因的限制，本規(guī)范難免會存在著一些紕漏。我們實(shí)際使用、遵循規(guī)范的過程，也是一個(gè)檢驗(yàn)和完善規(guī)范的過程。希望大家能積極的提出寶貴意見及見解，以保持該規(guī)范的的可操作性，推動我司規(guī)范性文檔的建設(shè)進(jìn)程。

　　本規(guī)范作為研發(fā)、中試進(jìn)行信號質(zhì)量測試的共同標(biāo)準(zhǔn)。本規(guī)范適用所有數(shù)字信號的調(diào)試、測試過程。測試時(shí)應(yīng)覆蓋各個(gè)功能模塊，包括電源、 時(shí)鐘、復(fù)位電路、CPU 最小系統(tǒng)、外部接口（E1、網(wǎng)口、串口等等）、邏輯芯片（CPLD/FPGA）、專用電路等等。模擬電路由于其信號的連續(xù)變化性，不能直接應(yīng)用本規(guī)范，可擇情參考。

　　本文檔不包括的內(nèi)容：非信號質(zhì)量測試內(nèi)容。例如不適用于部分硬件接口指標(biāo)測試，系統(tǒng)硬件規(guī)格測試、環(huán)境測試、EMC 測試、安規(guī)測試、防護(hù)測試、振動測試等。

　　信號完整性

　　現(xiàn)在的高速數(shù)字系統(tǒng)的時(shí)鐘頻率可能高達(dá)數(shù)百兆 Hz，其快斜率瞬變和極高的工作頻率，以及很大的電路密集度，必將使得系統(tǒng)表現(xiàn)出與低速設(shè)計(jì)截然不同的行為，出現(xiàn)了信號完整性問題。破壞了信號完整性將直接導(dǎo)致信號失真、定時(shí)錯(cuò)誤，以及產(chǎn)生不正確數(shù)據(jù)、地址和控制信號，從而造成系統(tǒng)誤工作甚至導(dǎo)致系統(tǒng)崩潰。因此，信號完整性問題已經(jīng)越來越引起高速數(shù)字電路設(shè)計(jì)人員的關(guān)注。

　　如果電路中信號能夠以要求的時(shí)序、持續(xù)時(shí)間和電壓幅度到達(dá) IC，則該電路具有較好的信號完整性。反之，當(dāng)信號不能正常響應(yīng)時(shí)，就出現(xiàn)了信號完整性問題。SI（Signal Integrity）決的是信號傳輸過程中的質(zhì)量問題，尤其是在高速領(lǐng)域，數(shù)字信號的傳輸不能只考慮邏輯上的實(shí)現(xiàn)，物理實(shí)現(xiàn)中數(shù)字器件開關(guān)行為的模擬效果往往成為設(shè)計(jì)成敗的關(guān)鍵。

　　建立保持時(shí)間是一個(gè)時(shí)序的概念。通常把單板的數(shù)字信號分為控制信號、時(shí)鐘信號、地址信號、數(shù)據(jù)信號等，時(shí)序關(guān)系就是這些信號間的相互關(guān)系。判斷時(shí)序關(guān)系主要有兩個(gè)指標(biāo)：建立時(shí)間和保持時(shí)間。如下圖，建立時(shí)間就是指在觸發(fā)器的采樣信號（這個(gè)采樣信號通常是指時(shí)鐘）有效之前，數(shù)據(jù)已經(jīng)穩(wěn)定不變的時(shí)間；而保持時(shí)間是指采樣信號有效之后數(shù)據(jù)保持穩(wěn)定不變的時(shí)間。