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      標(biāo)簽　>　fpga設(shè)計

      fpga設(shè)計

      fpga設(shè)計

      +關(guān)注9人關(guān)注

      FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。

      文章：348個 瀏覽：27250次 帖子：90個

      fpga設(shè)計技術(shù)

      安裝FPGA開發(fā)環(huán)境的步驟

      即一個Licence只能用于一臺電腦使用。全功能版與教育版的主要區(qū)別在于支持的器件型號不同，教育版僅支持較小規(guī)模的器件，全功能版支持高云的所有PFGA器件。

      2022-10-09 標(biāo)簽：fpgaUSB接口FPGA設(shè)計 5027 0

      如何又快又好的梳理和利用驗證feature文檔

      我們不再繼續(xù)細(xì)化贅述，相信大家從舉例中已經(jīng)有點感覺了，什么叫“粗”，什么叫“細(xì)”，這里說到的粗細(xì)，其實就是指的是驗證feature的顆粒度。

      2022-10-09 標(biāo)簽：FPGA設(shè)計EDA工具中斷 1334 0

      如何用ISE工具提高效率

      Situation: 在對FPGA 設(shè)計進行最初步的系統(tǒng)規(guī)劃的時候，需要進行模塊劃分，模塊接口定義等工作。

      2022-09-23 標(biāo)簽：FPGA設(shè)計接口HDL 1886 0

      請問一下怎樣去使用HLS創(chuàng)建IP呢

      每次我們更改硬件時，我們都需要告訴 HLS 將其導(dǎo)出為硬件描述語言并生成 Vivado 需要的所有各種源數(shù)據(jù)。

      2022-09-22 標(biāo)簽：FPGA設(shè)計VivadoHLS 2064 0

      FPGA設(shè)計過程中常用的FIFO

      無論何時，在復(fù)雜的 FPGA 設(shè)計過程中，都不可避免地需要在模塊之間發(fā)送數(shù)據(jù)，實現(xiàn)這一點的常用的是 FIFO。

      2022-09-20 標(biāo)簽：fpgaFPGA設(shè)計數(shù)據(jù) 3008 0

      Vivado在FPGA設(shè)計中的優(yōu)勢

      Xilinx的新一代設(shè)計套件Vivado相比上一代產(chǎn)品ISE，在運行速度、算法優(yōu)化和功能整合等很多方面都有了顯著地改進。但是對初學(xué)者來說，新的約束語言X...

      2022-09-19 標(biāo)簽：fpgaFPGA設(shè)計EDA工具 1944 0

      在FPGA設(shè)計中可以用LUT組建分布式的RAM

      舉一個簡單的例子，如果要實現(xiàn)一個6*1的mux可以用一個6輸入的LUT或者是2個4輸入的LUT來實現(xiàn)，6輸入的LUT相當(dāng)于是6位地址線一位數(shù)據(jù)位，能夠存...

      2022-05-13 標(biāo)簽：FPGA設(shè)計RAM分布式 5917 0

      基于FPGA的自適應(yīng)閾值分割算法實現(xiàn)

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      2021-08-23 標(biāo)簽：fpgaFPGA設(shè)計算法 3650 0

      基于Verilog的“自適應(yīng)”形態(tài)學(xué)濾波算法實現(xiàn)

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      一、背景介紹 基于二值圖像的濾波算法即形態(tài)學(xué)濾波，在圖像目標(biāo)采集的預(yù)處理中經(jīng)常被使用到，針對不同的使用場景涉及到腐蝕、膨脹、開閉運算等處理。實際使用中對...

      2021-08-23 標(biāo)簽：FPGA設(shè)計濾波圖像處理 2774 0

      通過HLS封裝一個移位流水燈的程序案例

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      當(dāng)我們安裝好Vivado 的時候，也同時裝好了Vivado HLS.。 這是個什么東西？我就有一種想一探究的感覺。網(wǎng)上一查，Vivado High-Le...

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      跨時鐘域處理是FPGA設(shè)計中經(jīng)常遇到的問題，而如何處理好跨時鐘域間的數(shù)據(jù)，可以說是每個FPGA初學(xué)者的必修課。如果是還是在校的學(xué)生，跨時鐘域處理也是面試...

      2020-11-21 標(biāo)簽：FPGA設(shè)計寄存器 4421 0

      FPGA開發(fā)經(jīng)驗分享：基于JESD204B的LMK04821芯片項目開發(fā)

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      今天給各位大俠帶來一篇項目開發(fā)經(jīng)驗分享基于JESD204B的LMK04821芯片項目開發(fā)，這是本人實打?qū)嵉捻椖块_發(fā)經(jīng)驗，希望可以給有需要的大俠提供一些參...

      2020-04-21 標(biāo)簽：fpgaFPGA設(shè)計寄存器 3641 0

      FPGA數(shù)字鐘方案設(shè)計

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      采用FPGA進行的數(shù)字電路設(shè)計具有更大的靈活性和通用性，已成為目前數(shù)字電路設(shè)計的主流方法之一。

      2019-07-24 標(biāo)簽：FPGA設(shè)計數(shù)字電路 5179 0

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      2019-07-25 標(biāo)簽：FPGA設(shè)計TCL手動布線 3054 0

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      今天我們將詳細(xì)說明可根據(jù)系統(tǒng)所要求的復(fù)雜程度來實現(xiàn)的電源排序解決方案。

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      如何實現(xiàn)FPGA設(shè)計與PCB設(shè)計并行

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      2019-05-24 標(biāo)簽：icfpga設(shè)計pcb設(shè)計 2897 0

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      FPGA在數(shù)字式心率計中的電路組成及工作原理

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      心率計是常用的醫(yī)學(xué)檢查設(shè)備，實時準(zhǔn)確的心率測量在病人監(jiān)控、臨床治療及體育競賽等方面都有著廣泛的應(yīng)用。心率測量包括瞬時心率測量和平均心率測量。瞬時心率不僅...

      2019-01-01 標(biāo)簽：FPGA設(shè)計FPGA技術(shù) 2089 0

      基于FPGA的Petri網(wǎng)的硬件實現(xiàn)

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      Petri網(wǎng)是異步并發(fā)現(xiàn)象建模的重要工具，Petri網(wǎng)的硬件實現(xiàn)將為并行控制器的設(shè)計提供一種有效的途徑.本文在通用的EDA軟件Max+PlusII中，研...

      2019-01-01 標(biāo)簽：FPGA設(shè)計Petri網(wǎng) 2520 0

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        Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機及外圍器件。
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        　　Artix-7 系列：相對于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半， 成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對的市場領(lǐng)域。
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        +關(guān)注
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        面包板是由于板子上有很多小插孔，專為電子電路的無焊接實驗設(shè)計制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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        AXI
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        特性阻抗
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        特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會阻礙交變電流的流動，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
      • 時鐘源
        時鐘源
        +關(guān)注
        時鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時鐘脈沖信號。它通常由石英 晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
      • AD采樣
        AD采樣
        +關(guān)注
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