FPGA設(shè)計(jì)中的模塊化設(shè)計(jì)

模塊化設(shè)計(jì)是FPGA設(shè)計(jì)中一個(gè)很重要的技巧，它能夠使一個(gè)大型設(shè)計(jì)的分工協(xié)作、仿真測(cè)試更加容易，代碼維護(hù)或升級(jí)也更加便利。

2023-10-07 標(biāo)簽：FPGA設(shè)計(jì)CLK 1805 0

如何FPGA內(nèi)部的RAM進(jìn)行讀改寫(xiě)操作

存儲(chǔ)器是FPGA設(shè)計(jì)中的常用單元，對(duì)存儲(chǔ)器的操作，最基礎(chǔ)的就是讀寫(xiě)操作，還有一種就是讀改寫(xiě)操作，即先讀出存儲(chǔ)器中的數(shù)據(jù)，對(duì)其進(jìn)行修改后，再寫(xiě)入存儲(chǔ)器。這...

2023-09-28 標(biāo)簽：fpgaFPGA設(shè)計(jì)存儲(chǔ)器 2900 0

如何脫離Vivado建立單獨(dú)仿真環(huán)境軟件呢？

FPGA項(xiàng)目開(kāi)發(fā)的過(guò)程中，需要完成設(shè)計(jì)代碼開(kāi)發(fā)、驗(yàn)證環(huán)境搭建、仿真分析、板級(jí)驗(yàn)證等操作，在這個(gè)過(guò)程中，許多操作雖然必不可少但是步驟是重復(fù)的。

2023-09-27 標(biāo)簽：fpgaFPGA設(shè)計(jì)仿真 1737 0

降低時(shí)序報(bào)告中邏輯延遲的方法

在FPGA邏輯電路設(shè)計(jì)中，F(xiàn)PGA設(shè)計(jì)能達(dá)到的最高性能往往由以下因素決定。

2023-09-26 標(biāo)簽：fpga邏輯電路FPGA設(shè)計(jì) 2293 0

FPGA浮點(diǎn)IP內(nèi)核究竟有哪些優(yōu)勢(shì)呢？

最近出現(xiàn)的 FPGA設(shè)計(jì)工具和 IP有效減少了計(jì)算占用的資源，大大簡(jiǎn)化了浮點(diǎn)數(shù)據(jù)通路的實(shí)現(xiàn)。而且，與數(shù)字信號(hào)處理器不同

2023-09-25 標(biāo)簽：dspFPGA設(shè)計(jì)乘法器 1073 0

求一種基于FPGA時(shí)間數(shù)字轉(zhuǎn)換(TDC)設(shè)計(jì)方案

時(shí)間數(shù)字轉(zhuǎn)換(Time-to-Digital Converter,TDC)是一種用來(lái)測(cè)量時(shí)間的電路，它將連續(xù)的時(shí)間信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，從而實(shí)現(xiàn)時(shí)間測(cè)量的數(shù)字化。

2023-09-22 標(biāo)簽：fpgaFPGA設(shè)計(jì)寄存器 5017 0

BGA如何快速在4個(gè)Ball之間均勻布孔扇出呢？

BGA扇出是EDA工程師的一項(xiàng)基本功，在布局完成后，先將BGA的Ball進(jìn)行打孔扇出，然后分層和4個(gè)方向?qū)GA內(nèi)部信號(hào)線引出到外部空間

2023-09-22 標(biāo)簽：PCB板FPGA設(shè)計(jì)BGA封裝 6418 0

如何實(shí)現(xiàn)一種基于FPGA全數(shù)字高碼率QPSK調(diào)制設(shè)計(jì)？

調(diào)制信號(hào)的符號(hào)速率達(dá)到500Mbps，根據(jù)奈奎斯特采樣定理，DA的采樣頻率采用2Gbps。

2023-09-22 標(biāo)簽：濾波器FPGA設(shè)計(jì)調(diào)制解調(diào)器 2656 0

基于單光子探測(cè)的時(shí)間相關(guān)計(jì)數(shù)TCSPC設(shè)計(jì)實(shí)現(xiàn)

TCSPC時(shí)間相關(guān)單光子計(jì)數(shù)技術(shù)是一種成熟且通用的單光子計(jì)數(shù)技術(shù)，是一種功能強(qiáng)大的分析方法，目前廣泛應(yīng)用于熒光壽命測(cè)量、時(shí)間分辨光譜、熒光壽命成像、飛行...

2023-09-22 標(biāo)簽：FPGA設(shè)計(jì)存儲(chǔ)器數(shù)字轉(zhuǎn)換器 7872 3

用Verilog在FPGA上實(shí)現(xiàn)低通濾波器

在本文中，我們將簡(jiǎn)要介紹不同類(lèi)型的濾波器，然后學(xué)習(xí)如何實(shí)現(xiàn)移動(dòng)平均濾波器并使用CIC架構(gòu)對(duì)其進(jìn)行優(yōu)化。

2023-10-02 標(biāo)簽：FPGA設(shè)計(jì)低通濾波器加法器 3432 0

Mojo v3 FPGA板與16x2 LCD模塊是如何進(jìn)行連接的呢？

在本教程中，我們將使用Verilog HDL設(shè)計(jì)一個(gè)數(shù)字電路，該電路與基于HD44780 LCD控制器/驅(qū)動(dòng)芯片的通用LCD模塊連接。Mojo V3 F...

2023-09-20 標(biāo)簽：FPGA設(shè)計(jì)LCD控制器多路復(fù)用器 1144 0

FPGA設(shè)計(jì)中的亞穩(wěn)態(tài)解析

說(shuō)起亞穩(wěn)態(tài)，首先我們先來(lái)了解一下什么叫做亞穩(wěn)態(tài)。亞穩(wěn)態(tài)現(xiàn)象：信號(hào)在無(wú)關(guān)信號(hào)或者異步時(shí)鐘域之間傳輸時(shí)導(dǎo)致數(shù)字器件失效的一種現(xiàn)象。

2023-09-19 標(biāo)簽：fpgaFPGA設(shè)計(jì)信號(hào) 2249 0

如何使用Verilog硬件描述語(yǔ)言描述時(shí)序邏輯電路？

時(shí)序邏輯電路的特點(diǎn)是輸出信號(hào)不僅與電路的輸入有關(guān)，還與電路原來(lái)的狀態(tài)有關(guān)。

2023-09-17 標(biāo)簽：FPGA設(shè)計(jì)反相器D觸發(fā)器 3695 0

vivado主界面及設(shè)計(jì)流程

Vivado設(shè)計(jì)主界面，它的左邊是設(shè)計(jì)流程導(dǎo)航窗口，是按照FPGA的設(shè)計(jì)流程設(shè)置的，只要按照導(dǎo)航窗口一項(xiàng)一項(xiàng)往下進(jìn)行，就會(huì)完成從設(shè)計(jì)輸入到最后下載到開(kāi)發(fā)...

2023-09-17 標(biāo)簽：FPGA設(shè)計(jì)寄存器TCL 3685 0

為什么說(shuō)Vivado是基于IP的設(shè)計(jì)？

Vivado是Xilinx公司2012年推出的新一代集成開(kāi)發(fā)環(huán)境，它強(qiáng)調(diào)系統(tǒng)級(jí)的設(shè)計(jì)思想及以IP為核心的設(shè)計(jì)理念，突出IP核在數(shù)字系統(tǒng)設(shè)計(jì)中的作用。

2023-09-17 標(biāo)簽：FPGA設(shè)計(jì)寄存器C語(yǔ)言 2552 0

介紹一種IP控制信號(hào)的處理方式

在ASIC/FPGA項(xiàng)目中，我們會(huì)用到很多IP，其中有很多IP存在內(nèi)部控制信號(hào)以及內(nèi)部狀態(tài)信號(hào)。

2023-09-15 標(biāo)簽：fpga控制器FPGA設(shè)計(jì) 1567 0

FPGA設(shè)計(jì)存在的4類(lèi)時(shí)序路徑

命令set_multicycle_path常用來(lái)約束放松路徑的約束。通常情況下，這種路徑具有一個(gè)典型的特征：數(shù)據(jù)多個(gè)周期翻轉(zhuǎn)一次，如下圖所示。因此，我們...

2023-09-14 標(biāo)簽：fpgaFPGA設(shè)計(jì)命令 1277 0