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標(biāo)簽 > fpga
FPGA(Field-Programmable Gate Array),即現(xiàn)場(chǎng)可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。
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央行放水之后,催生出了一大批手握重金的投資機(jī)構(gòu),而國(guó)內(nèi)優(yōu)秀的投資標(biāo)的,特別是高科技領(lǐng)域的標(biāo)的極為稀缺,AI芯片獲得投資易如反掌,一時(shí)間冒出來(lái)幾百家AI芯...
正點(diǎn)原子開(kāi)拓者FPGA:RTC實(shí)時(shí)時(shí)鐘實(shí)驗(yàn)(PCF8563)
PCF8563 是PHILIPS 公司推出的一款工業(yè)級(jí)內(nèi)含I2C 總線接口功能的具有極低功耗的多功能時(shí)鐘/日歷芯片。PCF8563 的多種報(bào)警功能、定時(shí)...
FPGA學(xué)習(xí)系列:9.簡(jiǎn)單狀態(tài)機(jī)設(shè)計(jì)
設(shè)計(jì)背景: 狀態(tài)機(jī)是描述各種復(fù)雜時(shí)序的時(shí)序行為,是使用 HDL進(jìn)行數(shù)學(xué)邏輯設(shè)計(jì)中非常重要的方法之一,狀態(tài)機(jī)分為摩爾機(jī)和米粒機(jī),當(dāng)輸出只和狀態(tài)有關(guān)系的話稱...
2018-06-01 標(biāo)簽:FPGA狀態(tài)機(jī) 7551 0
基于FPGA的比特平面分層 基于單核Zynq 7Z007S的MiniZed? 開(kāi)發(fā)套件 Xilinx 推出革命性的新型自適應(yīng)計(jì)算產(chǎn)品 基于FPGA的二值...
2018-04-06 標(biāo)簽:FPGA 7545 0
采用QPSK調(diào)制方式和卷積編碼實(shí)現(xiàn)中頻調(diào)制解調(diào)系統(tǒng)的FPGA功能
在無(wú)線數(shù)據(jù)傳輸中,由于信道中的噪聲干擾,在接收端會(huì)引入一定的誤碼率(Bit Error Rate,BER)。高質(zhì)量的數(shù)據(jù)業(yè)務(wù)要求較低的BER。為了達(dá)到較...
淺析基于FPGA的無(wú)人機(jī)控制器設(shè)計(jì)方案解析
無(wú)人機(jī)的飛行控制和機(jī)載電子設(shè)備的控制指令主要通過(guò)地面控制計(jì)算機(jī)中的軟件或者無(wú)人機(jī)控制器產(chǎn)生,這兩種相互獨(dú)立的控制方式互為備份。而無(wú)人機(jī)控制器主要由硬件...
2018-06-06 標(biāo)簽:FPGA控制器無(wú)人機(jī) 7514 0
FPGA的瓶頸被突破,雙目的大規(guī)模應(yīng)用即將到來(lái)!
R-CAR V3H的運(yùn)算能力達(dá)到4.2TFLOPS,超過(guò)Mobileye EyeQ4的3TFLOPS,制造工藝上R-CAR V3H擁有絕對(duì)優(yōu)勢(shì),臺(tái)積電的...
ZYNQ7000 SOC 芯片可以從 FLASH 啟動(dòng),也可以從 SD 卡里啟動(dòng), 本節(jié)介紹程序 FLASH 啟動(dòng)的方法。Zynq7000 SOC 芯片...
【ZYNQ Ultrascale+ MPSOC FPGA教程】第二十三章PS端DP的使用
DisplayPort v1.2協(xié)議,支持4個(gè)5.4G的lane,但本控制器只支持兩個(gè)lane,分辨率最大支持4096*2160@30。
基于FPGA的IIR數(shù)字帶通濾波器的設(shè)計(jì)方案及實(shí)現(xiàn)
本方案利用FPGA實(shí)現(xiàn)了巴特沃茲IIR數(shù)字帶通濾波器,并給出較為詳細(xì)的方案設(shè)計(jì)過(guò)程。實(shí)驗(yàn)結(jié)果證明了所設(shè)計(jì)的濾波器完全滿足預(yù)定設(shè)計(jì)要求,從而也證實(shí)了本方案...
2014-02-13 標(biāo)簽:FPGA數(shù)字濾波器A/D轉(zhuǎn)換器 7505 0
鎖存器是個(gè)“奇葩”的器件,在FPGA邏輯設(shè)計(jì)中很避諱;在ASIC設(shè)計(jì)中,以前很喜歡(因?yàn)槊娣e小),現(xiàn)在不是很喜歡了。在這里就記錄一下關(guān)于鎖存器的一些事項(xiàng)吧。
在FPGA開(kāi)發(fā)過(guò)程中,如果我們把bit文件下載到FPGA中,那么當(dāng)FPGA掉電以后,bit文件就丟失,再次上電的時(shí)候,代碼就不會(huì)運(yùn)行了。如果想掉電以后,...
單粒子翻轉(zhuǎn)引起SRAM型FPGA的故障機(jī)理闡述
隨著半導(dǎo)體技術(shù)的高速發(fā)展,大規(guī)模集成電路變得更加復(fù)雜,開(kāi)發(fā)周期變得更長(zhǎng)。FPGA由于具備可編程性,其廣泛應(yīng)用可以降低電路的開(kāi)發(fā)成本。然而,單粒子翻轉(zhuǎn)(S...
Verilog/VHDL語(yǔ)法學(xué)習(xí)是掌握基本代碼設(shè)計(jì)的技能以及經(jīng)驗(yàn)總結(jié)
無(wú)論是VHDL還是Verilog,建議初學(xué)者先掌握其中一門。
FPGA學(xué)習(xí):PLL硬核IP的配置和創(chuàng)建
下面我們來(lái)看本實(shí)例如何配置一個(gè)PLL硬核IP,并將其集成到工程中。如圖8.18所示,在新建的工程中,點(diǎn)擊菜單“ToolsàMegaWizard Plug...
如何在Vivado中實(shí)現(xiàn)邏輯鎖定和增量編譯工程實(shí)例說(shuō)明
本文針對(duì)Vivado中實(shí)現(xiàn)的邏輯鎖定和增量編譯進(jìn)行的工程實(shí)例介紹,文中有對(duì)應(yīng)工程的下載地址。友情提示:(1)增量編譯只允許修改當(dāng)前工程不超過(guò)5%的時(shí)候才...
基于CSMA/CA的MAC協(xié)議設(shè)計(jì)實(shí)現(xiàn)
嵌入式技術(shù)的發(fā)展對(duì)MAC協(xié)議的實(shí)現(xiàn)也提供了很好的技術(shù)支撐。本文搭建了一種基于 ARM 和 FPGA 相結(jié)合的嵌入式開(kāi)發(fā)平臺(tái),并在此基礎(chǔ)上設(shè)計(jì)與實(shí)現(xiàn)了基于...
2018-03-28 標(biāo)簽:fpgaarmmac協(xié)議 7478 0
以太網(wǎng)的性能特點(diǎn)及帶來(lái)哪些好處?
視頻翻譯如下: 人們對(duì)寬帶服務(wù)的帶寬要求越來(lái)越高,促使芯片供應(yīng)商使用更多的高速串行收發(fā)器。因此,新一代應(yīng)用采用了多種數(shù)據(jù)速率,從每秒幾Mbps到每...
【ZYNQ Ultrascale+ MPSOC FPGA教程】第十九章 Hello World(下)
本章從FPGA工程師和軟件工程師兩者角度出發(fā),介紹了ZYNQ開(kāi)發(fā)的經(jīng)典流程,F(xiàn)PGA工程師的主要工作是搭建好硬件平臺(tái),提供硬件描述文件hdf給軟件工程師...
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