ChatGPT能否幫助FPGA設(shè)計彌補能力的缺失呢？

科技即生產(chǎn)力，最近，OpenAI 發(fā)布了 ChatGPT，在各大論壇和許多網(wǎng)站上受到了廣泛關(guān)注，ChatGPT是由 OpenAI 提出的大型預(yù)訓(xùn)練語言模...

2023-03-25 標簽：FPGA設(shè)計HDLOpenAI 1732 0

FPGA的原理與結(jié)構(gòu) 如何快速上手Verilog HDL?

FPGA的原理是基于SRAM的查找表結(jié)構(gòu)。通俗的講就是：可以將FPGA看做是一片SRAM，利用開發(fā)工具軟件計算出所有的輸入組合排列對應(yīng)的輸出結(jié)果，然后將...

2023-03-24 標簽：fpgaVerilogHDL 518 0

FPGA設(shè)計與DSP有何不同

FPGA側(cè)重于設(shè)計具有某個功能的硬件電路，內(nèi)部資源是VersaTiles（Actel FPGA）之類的微小單元，F(xiàn)PGA的內(nèi)部單元初始在編程前都是使用的...

2023-03-21 標簽：dspfpgaHDL 1340 0

FPGA入門之FPGA 開發(fā)流程

FPGA 的設(shè)計流程就是利用 EDA 開發(fā)軟件和編程工具對 FPGA 芯片進行開發(fā)的過程。原理圖和HDL(Hardware description la...

2023-03-21 標簽：fpga芯片eda 3722 0

Verilog HDL之步進電機驅(qū)動控制

步進電機的用途還是非常廣泛的，目前打印機，繪圖儀，機器人等等設(shè)備都以步進電機為動力核心。那么，下面我們就了解下什么是步進電機，它是怎么控制的。

2023-03-17 標簽：電動機步進電機Verilog 1242 0

一文讀懂什么是數(shù)字 IC 設(shè)計

數(shù)字 IC 設(shè)計是一個程序過程，涉及將規(guī)格和功能轉(zhuǎn)換為數(shù)字塊，然后進一步轉(zhuǎn)換為邏輯電路。許多與數(shù)字 IC 設(shè)計相關(guān)的限制來自代工工藝和技術(shù)限制。 ...

2023-03-16 標簽：邏輯電路HDL數(shù)字IC 4403 0

編寫一個創(chuàng)建模塊dut實例的測試平臺

編寫一個創(chuàng)建模塊dut實例（具有任何實例名稱）的測試平臺，并創(chuàng)建一個時鐘信號來驅(qū)動模塊的clk輸入。時鐘周期為 10 ps。時鐘應(yīng)初始化為零，其第一個轉(zhuǎn)...

2023-03-13 標簽：VerilogHDL時鐘信號 1646 0

Verilog HDL鎖存器實現(xiàn)

input C,S, //Set Q to 1, Clear Q to 0

2023-03-06 標簽：HDL鎖存器Verilog語言 1477 0

對DFT數(shù)字設(shè)計流程的介紹

相信很多ICer們在Light芯片的過程中無論前后端都聽過DFT設(shè)計測試，DFT全稱Design for Test(即可靠性設(shè)計)，眾所周知，測試的目的...

2023-03-06 標簽：示波器HDLDFT 4492 0

FPGA設(shè)計總結(jié)十五條

Verilog作為一種HDL語言，對系統(tǒng)行為的建模方式是分層次的。比較重要的層次有系統(tǒng)級（system）、算法級（Algorithm）、寄存器傳輸級（R...

2023-03-06 標簽：fpgaVerilogHDL 1253 0

使用Vivado Block Design設(shè)計解決項目繼承性問題

使用Vivado Block Design設(shè)計解決了項目繼承性問題，但是還有個問題，不知道大家有沒有遇到，就是新設(shè)計的自定義 RTL 文件無法快速的添加...

2023-02-13 標簽：HDLRTLAXI總線 3578 0

如何合理高效地使用狀態(tài)機呢？

今天還是更新狀態(tài)機，狀態(tài)機基本是整個HDL中的核心，合理、高效地使用狀態(tài)機，是數(shù)字電路中的重要技能。

2023-02-12 標簽：HDL狀態(tài)機fsm 1140 0

科普一下xilinx verilog語法技巧

Vivado綜合根據(jù)HDL代碼的編寫方式推斷出四種類型的寄存器原語

2023-01-30 標簽：寄存器HDL觸發(fā)器 2783 0

如何利用ZedBoard+AD9361的硬件板卡套裝產(chǎn)生點頻信號呢

之前我們基于matlab板級支持包在matlab的控制下，利用ZedBoard+AD9361的硬件板卡套裝產(chǎn)生了點頻信號。

2022-12-30 標簽：HDLTCLAD9361 2066 0

為什么FPGA難學(xué)？FPGA的內(nèi)部結(jié)構(gòu)解析

“時鐘是時序電路的控制者”這句話太經(jīng)典了，可以說是FPGA設(shè)計的圣言。FPGA的設(shè)計主要是以時序電路為主，因為組合邏輯電路再怎么復(fù)雜也變不出太多花樣，理...

2022-12-02 標簽：fpgaHDL觸發(fā)器 782 0

在SpinalHDL中如何快速地實現(xiàn)總線連接

教你在SpinalHDL中總線連接時針對總線的部分信號位寬不同時的如何快速地實現(xiàn)總線連接。

2022-11-28 標簽：HDL總線 1065 0

verilog語言編寫規(guī)范

本規(guī)范的目的是提高書寫代碼的可讀性 可修改性 可重用性 優(yōu)化代碼綜合和仿真的結(jié) 果 指導(dǎo)設(shè)計工程師使用VerilogHDL規(guī)范代碼和優(yōu)化電路 規(guī)范化公司...

2022-11-23 標簽：VerilogHDL編碼 1501 0

SpinalHDL中不可不知的位拼接符

在之前寫Verilog時，位拼接符是一個很常見的東西，今天來看下在SpinalHDL中常見的位拼接符的使用。

2022-11-12 標簽：VerilogHDL 1506 0