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????教你在SpinalHDL中總線連接時針對總線的部分信號位寬不同時的如何快速地實現(xiàn)總線連接。

總線連接因小失大？ ????

在系統(tǒng)設計上，往往會存在同一個總線接口在不同的模塊里在進行例化時其配置略有差別。例如當我們?yōu)檎麄€系統(tǒng)不同模塊分配地址范圍時，不同模塊的地址段大小各不相同，這從而也就使得不同模塊總線配置其地址位寬略有不同。以AxiLite4總線為例，我們若例化不同的總線配置：

val?input=slave(AxiLite4(32,32))
val output=master(AxiLite4(16,32))

? ? 在最早接觸SpinalHDL時，針對這種情況，最早全是自己DIY，在之前曾在文章《你還在當連線工程師么—進階版》一文中自己實現(xiàn)了一個同一總線即使配置不同也自動連接的一個connect方法來針對這種以及更多類似的場景。然而雖然這種方式可用，但不同總線例化的差異在使用時雖然能夠連接，但也破壞了SpinalHDL本身設計的嚴謹性。

????而現(xiàn)在，針對這種場景，更推薦使用removeAssignments來解決類似的問題。

????顧名思義，removeAssignments會在elaboration階段刪除之前對信號所有的賦值，那么在這里，總線連接我們可以這么來寫:

?

input<>output
output.ar.addr.removeAssignments()
output.aw.addr.removeAssignments()
output.aw.addr:=input.aw.addr.resized

?

????在使用<>連接時最終實現(xiàn)時當處理到addr時會因位寬不匹配而報錯，但這里我們在接下來對output.ar,output.aw的addr刪除了賦值，從而也就避免了在elaboration階段的錯誤賦值，而是執(zhí)行下面新的帶有位寬調節(jié)的賦值連線。通過這種方式，我們可以在保持SpinalHDL的嚴謹性的同時也能以最少的代碼量實現(xiàn)我們想要的效果。通過這種“先禮后兵”的方式，簡潔而不失嚴謹?shù)耐瓿晒δ堋?/p>

隱式轉換API封裝

????針對一些在自己系統(tǒng)設計里常用的功能，如果當用到SpinalHDL 中自帶的庫時，我們可以通過隱式轉換封裝成相應的API函數(shù)，從而避免一次次的來徒增代碼。以上面的AXILite4總線為例，我們可以自定義隱式擴展類如下:

?

object AxiLite4Tools{
  implicit class AxiLite4Extend(bus:AxiLite4){
    def driveWithAddressAdjust(that:AxiLite4)={
      bus.aw>>that.aw
      bus.w>>that.w
      bus.ar>>that.ar
      bus.b<

	?

	??? ? 這里之所以不掉用<>方法主要在于<>需確保連接的兩端必須有一個能推斷的出方向，否則則無法實現(xiàn)連接。而之所以不適用>>來連接則是在于AxiLite4總線的>>方法中有個config斷言在這種場景下無法通過。

	????隨后我們在使用時即可通過impot AxiLite4Tools._來實現(xiàn)掉用：

	?
import AxiLite4Tools._
case class test() extends Component{
  val io=new Bundle{
    val input=slave(AxiLite4(32,32))
    val output=master(AxiLite4(16,32))
  }
  io.input.driveWithAddressAdjust(io.output)
}


	　　審核編輯：湯梓紅