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FPGA設(shè)計與DSP有何不同

FPGA側(cè)重于設(shè)計具有某個功能的硬件電路，內(nèi)部資源是VersaTiles（Actel FPGA）之類的微小單元，F(xiàn)PGA的內(nèi)部單元初始在編程前都是使用的...

2023-03-21 標(biāo)簽：dsp fpga HDL 1302 0

Verilog HDL簡明教程(2)

模塊是Verilog 的基本描述單位，用于描述某個設(shè)計的功能或結(jié)構(gòu)及其與其他模塊通信的外部端口。

2017-02-11 標(biāo)簽：Verilog HDL 1286 0

Vivado HDL編寫示例

Vivado 軟件提供了HDL編寫中常用的示例，旨在幫助初學(xué)者更好地理解和掌握HDL編程，這里分享一下verilog代碼示例。

2023-05-16 標(biāo)簽：寄存器 HDL 鎖存器 1284 0

基于RR的多路分發(fā)調(diào)用

在SpinalHDL代碼中,StreamArbiter提供了完善的多入一出的調(diào)度機制。里面可能應(yīng)用的較多的是Round Robin調(diào)度。

2023-04-15 標(biāo)簽：HDL FIFO存儲 1284 0

利用同步fifo實現(xiàn)對輸入序列的檢測

今天繼續(xù)為大家解析聯(lián)發(fā)科技數(shù)字IC設(shè)計崗的筆試題。

2022-09-14 標(biāo)簽：fifo Verilog HDL 1264 0

芯片設(shè)計全流程概述

使用硬件描述語言（VHDL，Verilog HDL，業(yè)界公司一般都是使用后者）將模塊功能以代碼來描述實現(xiàn)，也就是將實際的硬件電路功能通過HDL語言描述出...

2023-07-09 標(biāo)簽：機器人芯片設(shè)計仿真 1252 0

通用HDL的技術(shù)特性

各種硬件描述語言 (HDL) 在過去幾年中不斷增強，確定哪種語言適合哪種設(shè)計的復(fù)雜性也隨之增加。許多設(shè)計人員和組織正在考慮是否應(yīng)該從一種 HDL 切換到...

2022-11-02 標(biāo)簽：硬件 HDL 仿真控制 1240 0

編寫高效Testbench的指南和示例

Testbench是驗證HDL設(shè)計的主要手段，本文提供了布局和構(gòu)建高效Testbench的指南以及示例。另外，本文還提供了一種示例，可以為任何設(shè)計開發(fā)自...

2024-10-29 標(biāo)簽：FPGA 硬件 HDL 1227 0

FPGA設(shè)計總結(jié)十五條

Verilog作為一種HDL語言，對系統(tǒng)行為的建模方式是分層次的。比較重要的層次有系統(tǒng)級（system）、算法級（Algorithm）、寄存器傳輸級（R...

2023-03-06 標(biāo)簽：fpga Verilog HDL 1203 0

簡談FPGA引腳信號分配的幾個原則

現(xiàn)在的FPGA正變得越來越復(fù)雜，向引腳分配信號的任務(wù)曾經(jīng)很簡單，現(xiàn)在也變得相當(dāng)繁復(fù)。下面這些用于向多用途引腳指配信號的指導(dǎo)方針有助于設(shè)計師根據(jù)最多到最少...

2023-05-04 標(biāo)簽：fpga 信號 HDL 1198 0

ASIC數(shù)字設(shè)計：前端設(shè)計、驗證、后端實現(xiàn)

數(shù)字系統(tǒng)設(shè)計中有三個重要的設(shè)計級別概念：行為級（Behavior Level）、寄存器傳輸級（Register Transfer Level）和門級（G...

2023-07-02 標(biāo)簽：asic Verilog HDL 1188 0

在SpinalHDL中如何將ROM的初始化放置在RTL文件中？

在默認情況下，SpinalHDL在生成代碼時會同時生成一個bin文件及一個RTL代碼文件。在RTL代碼中，會通過readmemb函數(shù)來載入初始化內(nèi)容

2023-04-01 標(biāo)簽：ROM HDL RTL 1171 0

Verilog HDL指定用戶定義原語UDP的能力

在前一章中，我們介紹了Verilog HDL提供的內(nèi)置基本門。本章講述Verilog HDL指定用戶定義原語U D P的能力。

2022-08-08 標(biāo)簽：Verilog HDL UDP 1165 0

如何寫出時序最優(yōu)的HDL代碼？如何寫出時序裕量足夠的代碼？

你想寫出可以跑出700M以上的代碼嗎，直逼FPGA內(nèi)部PLL的極限。

2024-03-12 標(biāo)簽：FPGA 濾波器比較器 1163 0

Verilog HDL之步進電機驅(qū)動控制

步進電機的用途還是非常廣泛的，目前打印機，繪圖儀，機器人等等設(shè)備都以步進電機為動力核心。那么，下面我們就了解下什么是步進電機，它是怎么控制的。

2023-03-17 標(biāo)簽：電動機步進電機 Verilog 1162 0

HDL開發(fā)的10大規(guī)則是什么

編寫良好的、可移植的、可重用的 HDL 代碼，使設(shè)計能夠以所需的頻率實現(xiàn)，這絕對是一個挑戰(zhàn)。

2022-09-29 標(biāo)簽：fpga HDL 狀態(tài)機 1127 0

決策語句允許程序塊的執(zhí)行流程

SystemVerilog case語句與C switch語句類似，但有重要區(qū)別。SystemVerilog不能使用break語句（C使用break從s...

2022-10-27 標(biāo)簽：硬件 HDL 編碼 1099 0

FPGA編程語言之verilog語法1

Verilog HDL是一種用于數(shù)字系統(tǒng)設(shè)計的語言。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型也稱為模塊。Verilo...

2023-05-22 標(biāo)簽：元器件 Verilog HDL 1081 0

Verilog代碼封裝后門訪問

關(guān)于仿真里的后門訪問，之前的文章《三分鐘教會你SpinalHDL仿真中的后門讀寫》中有做過介紹，其針對的都是針對以SpinalHDL中的代碼進行的后門訪...

2023-07-15 標(biāo)簽：封裝仿真 Verilog 1080 0

灰度圖像均值濾波算法的HDL實現(xiàn)介紹

首先要做的是最簡單的均值濾波算法。均值濾波是典型的線性濾波算法，它是指在圖像上對目標(biāo)像素給一個模板，該模板包括了其周圍的臨近像素（以目標(biāo)象素為中心的周圍...

2023-10-16 標(biāo)簽：RAM HDL 移位寄存器 1076 0

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