全面解析***結(jié)構(gòu)及工作原理

光刻與光刻機 ?對準和曝光在光刻機(Lithography Tool)內(nèi)進行。 ?其它工藝在涂膠顯影機(Track)上進行。 光刻機結(jié)...

2023-12-19 標簽：控制系統(tǒng)IC設計測量系統(tǒng) 1.6k 0

一種使用fifo節(jié)約資源降低功耗的設計方法

本案例中，我們講解一種使用fifo節(jié)約資源，降低功耗的設計。

2023-12-15 標簽：IC設計RAMFIFO設計 1.6k 0

數(shù)字IC設計中的分段時鐘樹綜合

為什么需要分段去做時鐘樹呢？因為在某些情況下，按照傳統(tǒng)的方法讓每一個clock group單獨去balance，如果不做額外干預，時鐘樹天然是做不平的。

2023-12-04 標簽：寄存器IC設計時鐘樹 4.4k 0

數(shù)字前端生存指南—PPA

PPA是數(shù)字IC設計逃不開的概念，分別是P（Performance）、P（Power）和A（Area），分別代表芯片的性能、功耗和面積。

2023-12-04 標簽：IC設計MPWPPA 6.8k 0

談一談FIFO的深度

最近加的群里面有些萌新在進行討論**FIFO的深度**的時候，覺得 **FIFO的深度計算比較難以理解** 。所

2023-11-28 標簽：IC設計fifo時鐘源 2.3k 0

IC設計：ram的應用-異步時鐘域位寬轉(zhuǎn)換

在進行模塊設計時，我們經(jīng)常需要進行數(shù)據(jù)位寬的轉(zhuǎn)換，常見的兩種轉(zhuǎn)換場景有同步時鐘域位寬轉(zhuǎn)換和異步時鐘域位寬轉(zhuǎn)換。本文將介紹異步時鐘域位寬轉(zhuǎn)換

2023-11-23 標簽：寄存器IC設計RAM 1.8k 0

四種IC封裝設計的特點與用途

DIP是很多中小規(guī)模集成電路喜歡采用的封裝形式，其引腳數(shù)一般不超過100個。采用DIP封裝的CPU芯片有兩排引腳，在使用時，需要插入到具有DIP結(jié)構(gòu)的芯...

2023-11-17 標簽：IC設計IC測試芯片制造 1.6k 0

IC設計中關于ram的應用

統(tǒng)計有效數(shù)據(jù)包的個數(shù)。 假設數(shù)據(jù)中存在pkt_id，pkt_id為0~63，則ram的深度為64。pkt_id用于作為讀寫地址。RAM讀延時為3個時鐘周期。

2023-11-17 標簽：IC設計RAM讀寫保護 1.4k 0

IC設計：RAM的應用-統(tǒng)計計數(shù)

在進行模塊設計時，我們經(jīng)常需要統(tǒng)計報文的數(shù)量，以供軟件（or 主機）讀取，有些統(tǒng)計僅僅用于debug，有些統(tǒng)計是協(xié)議要求，有些統(tǒng)計是為了便于功能實現(xiàn)。

2023-11-17 標簽：IC設計RAM 1.3k 0

MOSFET的結(jié)構(gòu)和工作原理

本文介紹了MOSFET的物理實現(xiàn)和操作理論。MOSFET由NMOS和PMOS構(gòu)成，有截止區(qū)、線性區(qū)和飽和區(qū)。圖示了NMOS和PMOS的物理結(jié)構(gòu)，以及針對...

2023-11-15 標簽：集成電路MOSFETIC設計 1.5萬 0

IC設計：常見的ram訪問沖突

ram沖突是幾乎每顆芯片都需要關注的問題，部分場景下，ram訪問沖突不容易驗證到，容易造成芯片bug。ram訪問沖突的類型通常有訪問接口沖突和訪問地址沖突。

2023-11-13 標簽：芯片接口IC設計 4k 0

魏少軍教授談IC設計總體發(fā)展

統(tǒng)計涉及的集成電路設計企業(yè)數(shù)量為3451家，比上年的3243家，多了208家。設計企業(yè)數(shù)量的增速進一步下降。這些增加的企業(yè)中應該有相當部分屬于已有企業(yè)異...

2023-11-10 標簽：集成電路ICIC設計 1.1k 0

數(shù)字IC設計中為什么要避免鎖存器呢？

上學時，老師說判斷語句要把條件寫全， **不然會生成鎖存器，做項目時又說多比特寄存器信號的賦值一定要加if條件，不讓出現(xiàn)else的賦值** 。就很矛盾，...

2023-11-09 標簽：fpgaIC設計鎖存器 3.1k 0

IC設計必須關注的時鐘抖動

時鐘抖動是相對于理想時鐘沿實際時鐘存在不隨時間積累的、時而超前、時而滯后的偏移稱為時鐘抖動,簡稱抖動

2023-11-08 標簽：IC設計時鐘抖動數(shù)字示波器 3.7k 0

數(shù)字IC前端設計+后端設計流程實現(xiàn)

RTL 設計** ：芯片功能設計。硬件描述語言如 Verilog、VHDL、SystemVerilog。

2023-11-08 標簽：緩沖器IC設計EDA工具 7.8k 0

趣談混合信號模型與仿真實踐

在工作中會遇到不少建立模型，建立頂層仿真并在后期進行驗證的工作。應版主把個人零星的一些感受總結(jié)一下。

2023-11-06 標簽：混合信號IC設計UVM 1.8k 0

什么是模擬IC？模擬IC設計要求和應用

集成電路 (IC) 自 20 世紀 50 年代末推出以來一直統(tǒng)治著電子行業(yè)。所有跡象都表明這些小表示將繼續(xù)主導市場，尤其是模擬 IC 設計多年來變得越來越重要。

2023-11-06 標簽：集成電路模擬ICIC設計 6.7k 0