STA學(xué)習(xí)記錄-時鐘定義

STA的準(zhǔn)備工作包括：設(shè)定時鐘、指定IO時序特性、指定false path和multicycle path

2023-05-26 標(biāo)簽：觸發(fā)器時鐘源PLL電路 1273 0

異步復(fù)位寄存器的0時刻是如何進(jìn)行賦值的呢？

Verilog規(guī)范告訴我們：negedge 事件指的是如表43所示的跳變，發(fā)生negedge事件時才會執(zhí)行操作。那么0時刻，是如何執(zhí)行操作的呢？

2023-09-07 標(biāo)簽：寄存器D觸發(fā)器CLK 1211 0

從一個簡單的ping延遲出發(fā)了解CPU電源管理

性能優(yōu)化大師Brendan Gregg曾說：“性能問題可能來源于任何地方，包括系統(tǒng)中因你一無所知而不曾檢查的地方”，CPU電源管理就是在性能優(yōu)化過程中經(jīng)...

2023-07-07 標(biāo)簽：處理器電源管理交換機 1195 0

如何寫出時序最優(yōu)的HDL代碼？如何寫出時序裕量足夠的代碼？

你想寫出可以跑出700M以上的代碼嗎，直逼FPGA內(nèi)部PLL的極限。

2024-03-12 標(biāo)簽：FPGA濾波器比較器 1162 0

鎖相環(huán)PLL學(xué)習(xí)記錄

鎖相環(huán) （PLL） 是電子系統(tǒng)中最通用、最靈活和最有價值的電路配置之一，因此在許多應(yīng)用中都有使用。它用于時鐘重定時和恢復(fù)，作為頻率合成器和可調(diào)諧振蕩器，...

2024-02-17 標(biāo)簽：調(diào)制解調(diào)鎖相環(huán)振蕩器 1084 0

UVM高級應(yīng)用

在interface中可以定義任務(wù)與函數(shù)，也可以使用always語句和initial語句，也可以實例化其他interface。

2023-05-26 標(biāo)簽：HDMI接口UVMPLL電路 1031 0

FPGA的編譯過程討論

構(gòu)建FPGA的第一階段稱為綜合。此過程將功能性RTL設(shè)計轉(zhuǎn)換為門級宏的陣列。這具有創(chuàng)建實現(xiàn)RTL設(shè)計的平面分層電路圖的效果。

2023-06-21 標(biāo)簽：fpgaRTL觸發(fā)器 1004 0

SC6301低功耗超低噪聲時鐘抖動消除器

SC6301是高性能時鐘調(diào)節(jié)器，支持JEDEC JESD204B。當(dāng)使用設(shè)備和SYSREF時鐘時，PLL2的14個時鐘輸出可配置去驅(qū)動7個JESD204...

2023-06-21 標(biāo)簽：轉(zhuǎn)換器調(diào)節(jié)器消除器 1001 0

語音芯片WT2003H4 B008單芯片實現(xiàn)智能門鈴方案快捷設(shè)計

隨著智能無線技術(shù)的不斷進(jìn)步，無線門鈴也走進(jìn)了千家萬戶，門鈴產(chǎn)品的銷量隨著人們的需求也不斷上升，市面上的各樣門鈴技術(shù)質(zhì)量也參差不齊。

2023-05-30 標(biāo)簽：dspFlaSh語音芯片 921 0

極低抖動頻率綜合器的多速率時間戳建模

繼實現(xiàn)振蕩器閃爍相噪理論統(tǒng)一后，我們再次實現(xiàn)頻率綜合器的相噪理論一統(tǒng)。

2023-12-01 標(biāo)簽：振蕩器CMOS工藝PLL電路 789 0

怎樣去使用Xilinx電源管理庫XilPM呢？

AMD-Xilinx MPSoC 和 Versal ACAP 系列均具有復(fù)雜的內(nèi)部電源結(jié)構(gòu)，其中包括全功率域 (FPD) 、低功耗域 (LPD) 、單個...

2023-08-25 標(biāo)簽：處理器電源管理PMU 560 0

實現(xiàn)高頻輸出的方法

實現(xiàn)高頻輸出的方法前言數(shù)據(jù)傳輸速度和容量繼續(xù)增加，以支持流量的持續(xù)增長-主要是由于物聯(lián)網(wǎng)等的普及，對高速網(wǎng)絡(luò)的需求通信基礎(chǔ)設(shè)施正在推動對高頻信號源的強勁...

2024-07-26 標(biāo)簽：物聯(lián)網(wǎng)PLL電路高頻輸出 440 0