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深入淺出玩轉(zhuǎn)FPGA視頻:PLL配置仿真實(shí)驗(yàn)
鎖相環(huán)PLL,用來(lái)統(tǒng)一整合時(shí)鐘信號(hào),使高頻器件正常工作,如內(nèi)存的存取資料等。PLL用于振蕩器中的反饋技術(shù)。 許多電子設(shè)備要正常工作,通常需要外部的輸入信...
深入淺出玩轉(zhuǎn)FPGA視頻:MAX II內(nèi)部震動(dòng)時(shí)鐘使用實(shí)驗(yàn)
Altera的MAX? II 系列在所有CPLD系列中,其單位I/O引腳的功耗和成本都是最低的。不但具有傳統(tǒng)CPLD設(shè)計(jì)的低成本特性,MAX II CP...
正點(diǎn)原子開(kāi)拓者FPGA視頻:PLL鎖相環(huán)實(shí)驗(yàn)
鎖相環(huán)路是一種反饋控制電路,簡(jiǎn)稱鎖相環(huán)(PLL,Phase-Locked Loop)。鎖相環(huán)的特點(diǎn)是:利用外部輸入的參考信號(hào)控制環(huán)路內(nèi)部振蕩信號(hào)的頻率和...
該篇不僅講解了如何使用Quartus II軟件、ModelSim和SignalTap II軟件,還講解了PLL、ROM、RAM和FIFO IP核的使用。...
鋯石FPGA A4_Nano開(kāi)發(fā)板視頻:PLL IP核的使用講解
PLL用于振蕩器中的反饋技術(shù)。 許多電子設(shè)備要正常工作,通常需要外部的輸入信號(hào)與內(nèi)部的振蕩信號(hào)同步。一般的晶振由于工藝與成本原因,做不到很高的頻率,而在...
第一部分將重點(diǎn)介紹有關(guān)PLL的基本概念,同時(shí)描述基本PLL架構(gòu)和工作原理,另外,我們還將舉例說(shuō)明PLL在通信系統(tǒng)中的用途。最后,我們將展示一種運(yùn)用ADF...
直接數(shù)字合成(DDS)技術(shù)正在迅速發(fā)展,但直接合成UHF和微波輸出頻率尚不實(shí)用或經(jīng)濟(jì)上可行。目前最先進(jìn)的商用DDS IC(如300 MHz AD9852...
在第二部分中,我們將側(cè)重于詳細(xì)考察與PLL相關(guān)的兩個(gè)關(guān)鍵技術(shù)規(guī)格:相位噪聲和參考雜散。導(dǎo)致相位噪聲和參考雜散的原因是什么,如何將其影響降至最低?討論將涉...
鎖相環(huán)(PLL)使用相位檢測(cè)器將反饋信號(hào)與參考信號(hào)進(jìn)行比較,將兩個(gè)信號(hào)的相位鎖定在一起。雖然此屬性仍有許多應(yīng)用,但目前PLL最常用于頻率合成,通常用作頻...
怎樣優(yōu)化PLL環(huán)路來(lái)達(dá)到理想的相位噪聲和抖動(dòng)
如果在給定的偏移頻率下有一個(gè)相位噪聲規(guī)范,那么應(yīng)該將VCO和參考相位噪聲信息提供給工具,例如ADIsimCLK,并使用它來(lái)優(yōu)化閉環(huán)帶寬實(shí)現(xiàn)預(yù)期目標(biāo)。該過(guò)...
PLL環(huán)路必須圍繞PLL內(nèi)核特性和選定的VCO / VCXO進(jìn)行設(shè)計(jì)。通常,VCO / VCXO頻率比參考時(shí)鐘頻率高一些整數(shù)乘數(shù)(N)。必須選擇合適的環(huán)...
2019-04-10 標(biāo)簽:pll器件環(huán)路濾波器 3.9k 0
具有高電壓壓控振蕩器技術(shù)的鎖相環(huán)電路設(shè)計(jì)
鎖相環(huán) (PLL) 是現(xiàn)代通信系統(tǒng)的基本組成部分。PLL 通常用于在接收器和發(fā)送器中提供本機(jī)振蕩器; (LO) 功能;此外,它們還用于時(shí)鐘信號(hào)分布和降噪...
帶VCO的鎖相環(huán)的整數(shù)邊界雜散信號(hào)的產(chǎn)生與消除方法
鎖相環(huán) (PLL) 和壓控振蕩器 (VCO) 輸出特定頻率的RF信號(hào),理想情況下此信號(hào)應(yīng)當(dāng)是輸出中的唯一信號(hào)。但事實(shí)上,輸出中存在干擾雜散信號(hào)和相位噪聲...
在產(chǎn)生高頻,高線性度信號(hào)源時(shí),低相位噪聲至關(guān)重要。相位噪聲是信號(hào)的不期望的變化或相位變化的量度。它在頻域中測(cè)量并且等于時(shí)域中的抖動(dòng)。使用PLL合成器時(shí),...
AN143模型可精確預(yù)測(cè)PLL系統(tǒng)中參考雜散電平的產(chǎn)生
介紹的是一個(gè)簡(jiǎn)單的模型,可用于精確預(yù)測(cè)由于PLL系統(tǒng)中的電荷泵和/或運(yùn)算放大器泄漏電流引起的參考雜散電平。知道如何預(yù)測(cè)這些電平有助于在PLL系統(tǒng)設(shè)計(jì)的早...
2019-04-16 標(biāo)簽:振蕩器運(yùn)算放大器pll 4.2k 0
時(shí)鐘抖動(dòng)是指實(shí)際輸出時(shí)鐘信號(hào)相對(duì)于理想信號(hào)任何相應(yīng)邊沿偏移的時(shí)間長(zhǎng)度。而實(shí)際的跳變沿可以超前或者滯后其理想位置.一般可以用時(shí)間的絕對(duì)值或者頻率的百分比作...
VCCINT:核心工作電壓,PCI Express (PCIe) 硬核IP 模塊和收發(fā)器物理編碼子層(PCS) 電源。一般電壓都很低,目前常用的FPGA...
利用集成鎖相環(huán)提高設(shè)計(jì)系統(tǒng)的頻率性能
鎖相環(huán)(PLL)是電子系統(tǒng)中功能最多,最靈活,最有價(jià)值的電路配置之一,因此可用于許多應(yīng)用。它用于時(shí)鐘重定時(shí)和恢復(fù),作為頻率合成器,以及作為可調(diào)諧振蕩器,...
防孤島保護(hù)對(duì)于確保并網(wǎng)能量收集系統(tǒng)在電網(wǎng)本身斷電時(shí)切斷與電網(wǎng)的連接至關(guān)重要。然而,識(shí)別電網(wǎng)中的功率損耗可能具有挑戰(zhàn)性,需要能夠在對(duì)電網(wǎng)中的正常波動(dòng)的敏感...
2019-03-19 標(biāo)簽:鎖相環(huán)PLL過(guò)零檢測(cè)器 2.6k 0
Vivado中PLL開(kāi)發(fā)調(diào)用IP的方法
在開(kāi)發(fā)PL時(shí)一般都會(huì)用到分頻或倍頻,對(duì)晶振產(chǎn)生的時(shí)鐘進(jìn)行分頻或倍頻處理,產(chǎn)生系統(tǒng)時(shí)鐘和復(fù)位信號(hào),這是同步時(shí)序電路的關(guān)鍵,這時(shí)就需要使用到時(shí)鐘向?qū)P,下...
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