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標(biāo)簽 > uvm
UVM是一個(gè)以SystemVerilog類庫為主體的驗(yàn)證平臺(tái)開發(fā)框架，驗(yàn)證工程師可以利用其可重用組件構(gòu)建具有標(biāo)準(zhǔn)化層次結(jié)構(gòu)和接口的功能驗(yàn)證環(huán)境。
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談?wù)刄VM代碼生成器的優(yōu)點(diǎn)及開發(fā)使用時(shí)需要注意的問題
毋庸置疑，UVM大大提高了我們開發(fā)驗(yàn)證平臺(tái)的效率。但同時(shí)，熟練掌握UVM搭建驗(yàn)證平臺(tái)也并不是一件容易的事情。
Easier UVM Code Generator Part 2:添加用戶定義的代碼
在本文中，我們將進(jìn)一步實(shí)現(xiàn)monitor和coverage collector components，以便在仿真期間收集功能覆蓋信息。
Easier UVM Code Generator Part 1: 運(yùn)行仿真
在運(yùn)行uvm代碼生成器后，我們現(xiàn)在可以開始運(yùn)行仿真。同樣，我們將命令行放入腳本文件中
寄存器模型操作，指的是通過寄存器模型對RTL中寄存器進(jìn)行讀寫訪問，或者同步寄存器模型與RTL中寄存器的值。
使用uvm代碼生成器創(chuàng)建基本的uvm驗(yàn)證環(huán)境框架，然后丟棄代碼生成器模板并擴(kuò)展和維護(hù)生成出來的代碼。盡管uvm代碼生成器僅在項(xiàng)目的初始階段使用，然后被丟...
VCS/XRUN如何創(chuàng)建一個(gè)非UVM的簡單仿真環(huán)境？
設(shè)計(jì)碼完代碼后，有時(shí)候想簡單調(diào)試一下基本的通路，此時(shí)還沒有驗(yàn)證資源進(jìn)來，可以仿照modesim仿真的方法，創(chuàng)建一個(gè).v/.sv的頂層，里面例化DUT，里...
看看這個(gè)"UVM陷阱"，你是不是也遇到過
設(shè)計(jì)一個(gè)run函數(shù)用于處理某些業(yè)務(wù)邏輯，并在UVC的main_phase中調(diào)用。看似簡單的邏輯，運(yùn)行仿真后得到如下的信息：
如何設(shè)計(jì)和構(gòu)建Testbench呢？
Testbench是幾乎所有做動(dòng)態(tài)仿真驗(yàn)證的工程師都要面對的問題，可能是需要設(shè)計(jì)，或者開發(fā)，又或者是維護(hù)，總有很多事情要在這上面折騰。
參數(shù)化的代碼需要在靈活性和復(fù)雜性之間做出平衡，而且高度參數(shù)化代碼的驗(yàn)證是一個(gè)非常具有挑戰(zhàn)性的工作。
介紹一個(gè)通過GUI方式自動(dòng)生成UVM環(huán)境的工具
工具來源于DVCon US 2022的一篇論文：Novel GUI Based UVM Test Bench Template Builder。
數(shù)字硬件建模SystemVerilog之Interface方法概述
SystemVerilog Interface是modport的一種，但比簡單的輸入、輸出或輸入輸出端口的功能更多。
2023-04-28 標(biāo)簽：時(shí)鐘發(fā)生器RTLUVM 3440 0
在UVM中，多個(gè)sequence可以同時(shí)被綁定到相同的sequencer并啟動(dòng)。這種測試場景在實(shí)際中是存在的，比如在模擬同一個(gè)總線master口上的不同...
UVM驗(yàn)證環(huán)境啟動(dòng)時(shí)及運(yùn)行時(shí)的控制方案
話說螺螄殼里做道場，UVM推出這么多年以來每年DVCon會(huì)議上總還是有人分享他們基于UVM package做的一些改動(dòng)，使其能夠更適合項(xiàng)目的要求。
以前看到不少驗(yàn)證技術(shù)書籍都在說驗(yàn)證環(huán)境中隨機(jī)怎么怎么好，然后為了隨機(jī)，UVM,SV 提供了什么什么支持。
受約束隨機(jī)驗(yàn)證的效果真的比直接用例測試好嗎？
當(dāng)介紹uvm驗(yàn)證時(shí)大家肯定都看過上面類似的圖片，以展示受約束的隨機(jī)驗(yàn)證相比直接用例測試如何具有先進(jìn)性。
2023-04-10 標(biāo)簽：UVMPASS開關(guān) 1166 0
盤點(diǎn)UVM不同機(jī)制的調(diào)試功能
基于UVM搭建驗(yàn)證環(huán)境和構(gòu)造驗(yàn)證激勵(lì)，調(diào)試的工作總是繞不開的。實(shí)際上，對驗(yàn)證環(huán)境和激勵(lì)的調(diào)試，往往伴隨著驗(yàn)證階段的前半程，并且會(huì)花掉驗(yàn)證工程師很多時(shí)間和精力。
UVM中所有的對象都應(yīng)該在factory 中注冊， utility 宏就是用于將對象注冊到工廠的。
SystemVerilog中線程常用的精細(xì)化控制方法
在計(jì)算機(jī)中存在進(jìn)程和線程的概念，其中進(jìn)程是并發(fā)執(zhí)行的程序在執(zhí)行過程中分配和管理資源的基本單位，線程是進(jìn)程的一個(gè)執(zhí)行單元，是比進(jìn)程還要小的獨(dú)立運(yùn)行的基本單...
2023-03-27 標(biāo)簽：計(jì)算機(jī)VerilogUVM 1632 0
最后從錯(cuò)誤狀態(tài)中恢復(fù)（restore）到一個(gè)可知狀態(tài)，在人為較少介入的情況下，還能夠繼續(xù)處理后續(xù)的數(shù)據(jù)包。
2023-03-25 標(biāo)簽：UVM智能網(wǎng)卡NIC 1289 0
size()和$size這兩種方式有什么樣的區(qū)別呢？
在使用SystemVerilog或者UVM進(jìn)行編碼的過程中，經(jīng)常會(huì)用到數(shù)組（包括隊(duì)列等），經(jīng)常需要對這些數(shù)組進(jìn)行遍歷
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