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2023-06-19 標簽：控制器 RTL VCS 1.2萬 0

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在linux系統(tǒng)上實現(xiàn)vivado調(diào)用VCS仿真教程作用：vivado調(diào)用VCS仿真可以加快工程的仿真和調(diào)試，提高效率。前期準備：確認安裝vivad...

2018-07-05 標簽：linux系統(tǒng)vcs vivado 1.2萬 1

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全網(wǎng)最實用的Verdi教程2

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vcs和verdi的調(diào)試及聯(lián)合仿真案例

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如何用vcs+verdi仿真Verilog文件并查看波形呢？

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2023-05-29 標簽：IC設(shè)計 EDA工具 VCS 5554 0

以xa-vcs為例如何進行cosim仿真驗證？

**1 ** 層級關(guān)系曾經(jīng)我一直認為cosim最頂層必須是一個數(shù)字頂層，其實不然。具體使用哪個做頂層要看項目，以數(shù)字為頂層的好處是，模擬仿真的結(jié)果都轉(zhuǎn)...

2023-10-31 標簽：EDA工具加法器電平轉(zhuǎn)換 5414 0

vcs和xrun搭配uvm1.1/uvm1.2版本庫的使用情況

我們在項目中有時候需要使用不同的UVM版本庫進行仿真，有時候還會在不同的仿真器之間進行切換，本文簡單總結(jié)了一下vcs和xrun搭配uvm1.1/uvm1...

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淺談VCS的兩種仿真flow

幾乎所有的芯片設(shè)計、芯片驗證工程師，每天都在和VCS打交道，但是由于驗證環(huán)境的統(tǒng)一化管理，一般將不同的編譯仿真選項集成在一個文件里，只需要一兩個人維護即...

2023-01-10 標簽：仿真 Verilog vhdl 4701 0

使用VCS觀察Verilog二維數(shù)組仿真值的方法

FIR設(shè)計過程中，不可避免使用到reg/wire的二維數(shù)組；

2023-06-06 標簽：FIR Verilog VCS 4608 0

systemverilog中的assertion用法整理

時序電路講究建立時間、保持時間需要留有裕量。這也說明了，在電路中信號的順序以及之間的時序關(guān)系十分重要。

2023-06-06 標簽：Verilog 時序電路 VCS 4416 0

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遇到此類問題，我第一個想到的是去打印一些log看看，比如設(shè)置定時打印，調(diào)高UVM打印級別等。

2023-05-10 標簽：TCL VCS Verdi 4062 0

VCS仿真軟件的基本使用方式

在之前的博文中談到過GVIM編輯器中可以通過調(diào)用模板來生成重復性代碼，但沒有介紹自定義模板的方式。

2022-08-10 標簽：VCS 代碼仿真軟件 3962 0

如何對Verilog/SystemVerilog代碼加密

os模塊中的system()函數(shù)接受一個字符串參數(shù)，其中包含要執(zhí)行的命令。在21-22行中，line為字符串變量，和前面雙引號中的linux命令拼接在一...

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2023-05-12 標簽：仿真 UVM VCS 3908 0

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在verilog中，$width是時序檢查函數(shù)，用于檢查脈沖的位寬是否符合要求。

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