systemverilog讀取json文件？

驗證環(huán)境搭建時，常使用plusargs和plusargs從仿真命令中接收參數(shù)，用于動態(tài)地改變驗證組件的行為，比如是否需要打開VIP，是否需要自動chec...

2023-10-20 標(biāo)簽：仿真器Verilog語言 1422 0

FPGA設(shè)計之Verilog中clk為什么要用posedge而不用negedge？

Verilog是一種硬件描述語言，用于描述數(shù)字電路的行為和特性。在Verilog中，時鐘信號（clk）和線路是非常重要的，它用于同步電路中的各個模塊，確...

2023-10-10 標(biāo)簽：同步電路FPGA芯片時鐘信號 5098 0

認(rèn)識一下幾個常用的門級電路

標(biāo)準(zhǔn)單元庫是數(shù)字集成電路的積木，是復(fù)雜電路和系統(tǒng)的基礎(chǔ)。今天我們來認(rèn)識一下其中的幾個常用門級電路。

2023-10-09 標(biāo)簽：Verilog語言門級電路 2370 0

Alpha半透明圖像疊加設(shè)計

Alpha 通道**是一個 **8 **位的灰度通道，該通道采用** 2^8 = 256 **級灰度來記錄圖像中的透明度信息

2023-10-09 標(biāo)簽：AlphaVerilog語言 926 0

高級數(shù)字IC設(shè)計之灰度轉(zhuǎn)二值化設(shè)計

這是一個能夠成功上板實現(xiàn)的灰度轉(zhuǎn)二值的 Verilog 程序設(shè)計，詳細(xì)的數(shù)據(jù)延時與信號延時如下所示

2023-10-09 標(biāo)簽：IC設(shè)計RGBVerilog語言 536 0

SystemVerilog中的聯(lián)合(union)介紹

在 SystemVerilog 中，聯(lián)合只是信號，可通過不同名稱和縱橫比來加以引用。

2023-10-08 標(biāo)簽：RTLVerilog語言 1725 0

Bluespec SytemVerilog握手協(xié)議接口轉(zhuǎn)換設(shè)計實現(xiàn)

由于接口控制信號上的差異，要實現(xiàn)Bluespec SystemVerilog(BSV)生成的代碼和外部Verilog代碼之間的正確交互是一件比較麻煩同時...

2023-10-08 標(biāo)簽：控制器AXI總線Verilog語言 796 0

看一下SystemVerilog中package的使用方法與注意事項

談到package，用過VHDL的工程師并不陌生。實際上，SystemVerilog中的package正是從VHDL引入的，以進(jìn)一步增強(qiáng)其在系統(tǒng)級的描述能力。

2023-10-07 標(biāo)簽：VivadoVerilog語言sub 3315 0

systemverilog：logic比reg更有優(yōu)勢？

在systemverilog協(xié)議中，logic定義四態(tài)值，即向量（vector）的每個位（bit）可以是邏輯0, 1, Z或X，與verilog協(xié)議中的...

2023-09-28 標(biāo)簽：驅(qū)動器仿真器RTL 2827 0

RR輪詢調(diào)度？Verilog是如何實現(xiàn)RR輪詢調(diào)度的？

在設(shè)計中，我們經(jīng)常會用到RR（Round-Robin,RR）輪詢調(diào)度，用于保證在一個時間段內(nèi)的多個請求信號都能得到公平響應(yīng)。

2023-09-28 標(biāo)簽：寄存器IC設(shè)計鎖存器 4420 0

FPGA實現(xiàn)Cordic算法求解arctanθ

由于在項目中需要使用的MPU6050，進(jìn)行姿態(tài)解算，計算中設(shè)計到arctan 和 sqr(x*2 + y * 2),這兩部分的計算，在了解了一番之后，發(fā)...

2023-09-27 標(biāo)簽：fpga存儲器CORDIC算法 2732 0

如何在開始碼代碼的時候就考慮時序收斂的問題？

硬件描述語言（verilog，systemVerilog，VHDL等）不同于軟件語言（C，C++等）的一點就是，代碼對應(yīng)于硬件實現(xiàn)，不同的代碼風(fēng)格影響硬...

2023-09-21 標(biāo)簽：寄存器計數(shù)器LUT 1800 0

看看兩個使用Verilog HDL設(shè)計的簡單電路

與非門的Verilog 描述如下圖所示，源程序文件的后綴為.v。

2023-09-17 標(biāo)簽：D觸發(fā)器時序邏輯電路Module 2046 0

異步復(fù)位寄存器的0時刻是如何進(jìn)行賦值的呢？

Verilog規(guī)范告訴我們：negedge 事件指的是如表43所示的跳變，發(fā)生negedge事件時才會執(zhí)行操作。那么0時刻，是如何執(zhí)行操作的呢？

2023-09-07 標(biāo)簽：寄存器D觸發(fā)器CLK 1210 0

ASIC和FPGA到底選哪個好？兩者的流程有什么區(qū)別？

ASIC (Application Specific Integrated Circuit)，即專用集成電路，是指應(yīng)特定用戶要求和特定電子系統(tǒng)的需要而設(shè)...

2023-09-02 標(biāo)簽：FPGA設(shè)計存儲器ASIC芯片 1969 0