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數(shù)字硬件建模SystemVerilog之Interface方法概述
SystemVerilog Interface是modport的一種,但比簡(jiǎn)單的輸入、輸出或輸入輸出端口的功能更多。
2023-04-28 標(biāo)簽:時(shí)鐘發(fā)生器RTLUVM 3259 0
m序列的verilog實(shí)現(xiàn)以及使能信號(hào)解決跨時(shí)終域問(wèn)題
根據(jù)《通信原理》一書(shū)可知,m序列是最長(zhǎng)線性反饋移位寄存器的簡(jiǎn)稱(chēng),它產(chǎn)生的偽隨機(jī)序列的周期與其反饋移存器級(jí)數(shù)有關(guān);
2023-06-16 標(biāo)簽:FPGA設(shè)計(jì)移位寄存器BPSK 3052 0
如何使用Verilog語(yǔ)言編寫(xiě)FIR濾波器
編寫(xiě)程序如下,其中,乘法的兩個(gè)乘數(shù)分別是無(wú)符號(hào)、有符號(hào)的四種組合,輸出的積也是分為無(wú)符號(hào)和有符號(hào),共計(jì) 8 種可能;
2022-08-14 標(biāo)簽:計(jì)算器fir濾波器Verilog語(yǔ)言 2938 0
我們知道,Verdi橫空出世,大大加速了數(shù)字設(shè)計(jì)驗(yàn)證的debug的效率,verdi波形格式是fsdb,壓縮率高,逐步取代了VCD波形,但是有些芯片設(shè)計(jì)環(huán)...
2023-08-12 標(biāo)簽:轉(zhuǎn)換器芯片設(shè)計(jì)VCD 2851 0
systemverilog:logic比reg更有優(yōu)勢(shì)?
在systemverilog協(xié)議中,logic定義四態(tài)值,即向量(vector)的每個(gè)位(bit)可以是邏輯0, 1, Z或X,與verilog協(xié)議中的...
2023-09-28 標(biāo)簽:驅(qū)動(dòng)器仿真器RTL 2825 0
SystemVerilog中的$timeformat是做什么的?
在SystemVerilog中,輸出信息顯示時(shí)間時(shí),經(jīng)常會(huì)在輸出信息格式中指定“%t”格式符,一般情況下“%t”輸出的格式都是固定的,但是這樣固定的輸出...
2023-08-16 標(biāo)簽:仿真器字符串Verilog語(yǔ)言 2793 0
FPGA在線調(diào)試信號(hào)被優(yōu)化原因分析及防止優(yōu)化方法總結(jié)
而我們常常會(huì)使用代碼中的信號(hào)名來(lái)抓取信號(hào),后期布局布線階段,無(wú)法找到對(duì)應(yīng)的電路信號(hào),可能會(huì)導(dǎo)致無(wú)法抓取信號(hào)或者布局布線失敗。
2023-06-20 標(biāo)簽:fpga計(jì)數(shù)器狀態(tài)機(jī) 2784 0
FPGA實(shí)現(xiàn)Cordic算法求解arctanθ
由于在項(xiàng)目中需要使用的MPU6050,進(jìn)行姿態(tài)解算,計(jì)算中設(shè)計(jì)到arctan 和 sqr(x*2 + y * 2),這兩部分的計(jì)算,在了解了一番之后,發(fā)...
UVM提供了實(shí)現(xiàn) **覆蓋驅(qū)動(dòng)驗(yàn)證(coverage-driven verification ,CDV)** 的框架。 CDV結(jié)合了自動(dòng)測(cè)試向量生成,自...
2023-06-25 標(biāo)簽:IC設(shè)計(jì)UVMVerilog語(yǔ)言 2703 0
verilog實(shí)現(xiàn)簡(jiǎn)單分頻器的方案
偶數(shù)分頻最為簡(jiǎn)單,很容易用模為N的計(jì)數(shù)器實(shí)現(xiàn)50%占空比的時(shí)鐘信號(hào),即每次計(jì)數(shù)滿(mǎn)N(計(jì)到N-1)時(shí)輸出時(shí)鐘信號(hào)翻轉(zhuǎn)。
2023-06-28 標(biāo)簽:FPGA設(shè)計(jì)分頻器計(jì)數(shù)器 2556 0
ignore_bins和default兩者之間有些什么細(xì)微差別呢?
在SystemVerilog中,經(jīng)常會(huì)需要將一些值或者翻轉(zhuǎn)行為從覆蓋率中排除掉,ignore_bins是經(jīng)常被用到的一種方式,其實(shí)除了ignore_bins之外
2023-07-14 標(biāo)簽:EDA工具仿真器Verilog語(yǔ)言 2526 0
大家在構(gòu)建測(cè)試激勵(lì)時(shí),經(jīng)常會(huì)遇到需要使某個(gè)信號(hào)強(qiáng)制變成某個(gè)值,此時(shí)我們經(jīng)常會(huì)用到Verilog和SystemVerilog中的force實(shí)現(xiàn)這樣的功能。
2023-07-12 標(biāo)簽:仿真器Verilog語(yǔ)言 2520 0
簡(jiǎn)易FM信號(hào)調(diào)制的FPGA實(shí)現(xiàn)過(guò)程講解
AM是幅度調(diào)制,因此只需要將基帶信號(hào)與載波信號(hào)相乘;FM是頻率調(diào)制,以頻率的變化來(lái)表示基帶信號(hào)。
SVA,即SystemVerilog Assertion,在simulation和Formal都有極為廣泛的應(yīng)用,這里介紹一些基本的概念和常用的語(yǔ)法。
2023-06-14 標(biāo)簽:SVAVerilog語(yǔ)言DUT 2444 0
配置芯片寄存器的SPI通信協(xié)議的verilog實(shí)現(xiàn)
最近正在調(diào)試一個(gè)芯片的評(píng)估板,其中配置寄存器使用的是SPI通信協(xié)議。其實(shí)很多芯片寄存器的配置都用到了SPI通信協(xié)議,我們今天就需要實(shí)現(xiàn)這個(gè)SPI通信協(xié)議。
2023-06-16 標(biāo)簽:寄存器狀態(tài)機(jī)SPI通信 2427 0
認(rèn)識(shí)一下幾個(gè)常用的門(mén)級(jí)電路
標(biāo)準(zhǔn)單元庫(kù)是數(shù)字集成電路的積木,是復(fù)雜電路和系統(tǒng)的基礎(chǔ)。今天我們來(lái)認(rèn)識(shí)一下其中的幾個(gè)常用門(mén)級(jí)電路。
2023-10-09 標(biāo)簽:Verilog語(yǔ)言門(mén)級(jí)電路 2369 0
綜合就是將HDL語(yǔ)言轉(zhuǎn)化成與,非,或門(mén)等等基本邏輯單元組成的門(mén)級(jí)連接。因此,可綜合語(yǔ)句就是能夠通過(guò)EDA工具自動(dòng)轉(zhuǎn)化成硬件邏輯的語(yǔ)句。
RTL設(shè)計(jì)規(guī)范有哪些?一個(gè)RTL用例設(shè)計(jì)介紹
D觸發(fā)器結(jié)構(gòu)如下圖所示,先有時(shí)鐘上升沿,然后才有D的值賦給Q,沒(méi)有上升沿Q值保持不變,時(shí)序邏輯在時(shí)鐘上升沿/下降沿后才變化
2023-08-18 標(biāo)簽:計(jì)數(shù)器RTLD觸發(fā)器 2346 0
為什么要同時(shí)存在m_sequencer和p_sequencer他們兩個(gè)?
在構(gòu)建復(fù)雜的sequence序列的時(shí)候,我們經(jīng)常會(huì)用到m_sequencer和p_sequencer,并且在很多資料中都提到兩者實(shí)際指向的是同一個(gè)對(duì)象,...
2023-06-19 標(biāo)簽:UVMVerilog語(yǔ)言 2319 0
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