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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

verilog語法-如何使用function提高效率？

function的作用返回一個數(shù)值，此數(shù)值由一串組合邏輯代碼計算得到。

2023-12-25 標簽：二進制 Verilog CRC校驗 3.9k 0

Verilog語法之generate for、generate if、generate case

Verilog-2005中有3個generate 語句可以用來很方便地實現(xiàn)重復(fù)賦值和例化（generate for）或根據(jù)條件選擇性地進行編譯（gene...

2022-12-28 標簽：Verilog 編譯 Vivado 3.9k 1

基于Corundum架構(gòu)的100G RDMA網(wǎng)卡設(shè)計

傳統(tǒng)TCP/IP技術(shù)處理數(shù)據(jù)包需通過操作系統(tǒng)和其他軟件層，導(dǎo)致數(shù)據(jù)在系統(tǒng)內(nèi)存、處理器緩存和網(wǎng)絡(luò)控制器緩存間頻繁復(fù)制，增加了服務(wù)器CPU和內(nèi)存的負擔，特別...

2023-10-24 標簽：內(nèi)存網(wǎng)卡 Verilog 3.9k 0

實際電路中延時分為哪兩種

傳輸延遲一般為輸入信號變化到對應(yīng)輸出信號變化經(jīng)過的時間，不會對輸入信號進行濾除處理，所以傳輸延遲是一種絕對延遲，這種延遲類似于物理傳輸線的延遲，在仿真中...

2022-08-10 標簽：硬件 Verilog 代碼 3.9k 0

SystemVerilog中$cast的應(yīng)用

SystemVerilog casting意味著將一種數(shù)據(jù)類型轉(zhuǎn)換為另一種數(shù)據(jù)類型。在將一個變量賦值給另一個變量時，SystemVerilog要求這兩個...

2022-10-17 標簽：Verilog System CAST 3.9k 0

改變數(shù)字硬件設(shè)計，實現(xiàn)真正工程化

與VHDL和Verilog一樣，SpinalHDL可用于通過定義寄存器和門來描述硬件，SpinalHDL不使用眾所周知的事件驅(qū)動范式來描述硬件（如VHD...

2017-08-10 標簽：verilog 數(shù)字電路智能硬件 3.9k 3

verilog中端口類型有哪三種

在 Verilog 中，端口類型有三種：輸入端口（input）、輸出端口（output）和雙向端口（inout）。輸入端口（input）用于接收來自其...

2024-02-23 標簽：模塊 Verilog 端口 3.9k 0

基于FPGA的自適應(yīng)閾值分割算法實現(xiàn)

在圖像預(yù)處理中經(jīng)常會碰到圖像分割問題，把感興趣的目標從背景圖像中提取出來，而經(jīng)常使用的是簡單的全局閾值分割配置，用一個固定常數(shù)作為二值分割閾值，從而得到...

2021-08-23 標簽：fpga FPGA設(shè)計算法 3.8k 0

固定優(yōu)先級的仲裁round robin算法介紹

當總線上有多個master，他們都能發(fā)起傳輸請求req，要求占用總線。但資源是有限的，需要去仲裁誰獲得總線使用權(quán)grant。

2023-05-17 標簽：算法 Verilog 總線 3.8k 0

一文詳解Verilog HDL

Verilog HDL（Hardware Description Language）是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)...

2025-03-17 標簽：FPGA 寄存器 Verilog 3.8k 0

CRC校驗verilog代碼如何生成？

CRC碼存儲或傳送后，在接收方進行校驗過程，以判斷數(shù)據(jù)是否有錯，若有錯則進行糾錯。一個CRC碼一定能被生成多項式整除，所以在接收方對碼字用同樣的生成多項...

2023-04-11 標簽：存儲器 crc Verilog 3.8k 0

奇偶校驗器的設(shè)計方法和特點

奇偶校驗是一種簡單、實現(xiàn)代價小的檢錯方式，常用在數(shù)據(jù)傳輸過程中。對于一組并行傳輸?shù)臄?shù)據(jù)（通常為8比特），可以計算岀它們的奇偶校驗位并與其一起傳輸。接收端...

2023-09-05 標簽：Verilog 計數(shù)器奇偶校驗器 3.8k 0

spinalhdl轉(zhuǎn)Verilog可讀性 SpinalHDL開發(fā)流程

SpinalHDL是基于Scala全新的硬件描述語言，解決了不少Verilog等傳統(tǒng)HDL語言的痛點，可以快速的完成某些IP的開發(fā)，和完美的融入現(xiàn)有的開...

2023-07-27 標簽：開發(fā)Verilog spinalhdl 3.8k 0

Verilog常用的循環(huán)語句及用途

本文主要介紹verilog常用的循環(huán)語句，循環(huán)語句的用途，主要是可以多次執(zhí)行相同的代碼或邏輯。

2023-05-12 標簽：fpga FPGA設(shè)計 verilog 3.8k 0

在SOC環(huán)境里面C代碼是怎么執(zhí)行的？

是通過DPI實現(xiàn)SV和C的交互，然后用 SV的task將C的數(shù)據(jù)轉(zhuǎn)成對應(yīng)的總線數(shù)據(jù)下發(fā)到各個外設(shè)？

2023-11-06 標簽：寄存器 soc Verilog 3.7k 0

ADS VerilogA的權(quán)宜之計—直接解決ADS向量端口問題

在ADS中建立一個Verilog-A模塊，方法如下

2023-11-09 標簽：Verilog ADS仿真 3.7k 0

在沒有綜合工具情況下，如何設(shè)計數(shù)字電路？

雖然在FPGA中，利用綜合工具來可以將VHDL或者Verilog代碼轉(zhuǎn)化成電路。但是作為FPGA工程師而言，在沒有綜合工具的情況下，如何設(shè)計出數(shù)字電路呢...

2020-06-17 標簽：fpga Verilog 數(shù)字電路 3.7k 0

SystemVerilog：處理信號雙驅(qū)動問題解析

在SystemVerilog中，類型可以分為線網(wǎng)(net)和變量(variable)。線網(wǎng)的賦值設(shè)定與Verilog的要求相同，即線網(wǎng)賦值需要使用連續(xù)賦...

2023-10-13 標簽：信號處理 Verilog Makefile 3.7k 0

一文詳解Verilog表達式

表達式由操作符和操作數(shù)構(gòu)成，其目的是根據(jù)操作符的意義得到一個計算結(jié)果。表達式可以在出現(xiàn)數(shù)值的任何地方使用。

2023-05-29 標簽：寄存器存儲器 Verilog 3.7k 0

Verilog HDL中常用預(yù)編譯命令介紹

`timescale命令用于在文件中指明時間單位和時間精度，通常在對文件進行仿真時體現(xiàn)。EDA工具可以支持在一個設(shè)計中可根據(jù)仿真需要在不同模塊里面指定不...

2022-03-15 標簽：仿真 Verilog eda 3.7k 0

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