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標(biāo)簽 > verilog
Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。
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從Verilog PLI到SystemVerilog DPI的演變過(guò)程
寫過(guò)Verilog和systemverilog的人肯定都用過(guò)系統(tǒng)自定義的函數(shù)$display，這是預(yù)定好的，可以直接調(diào)用的功能。
在FPGA設(shè)計(jì)中，復(fù)位電路是非常重要的一部分，它能夠確保系統(tǒng)從初始狀態(tài)開(kāi)始啟動(dòng)并保證正確運(yùn)行。本文將分別介紹FPGA中三種常用復(fù)位電路：同步復(fù)位、異步復(fù)...
2023-05-14 標(biāo)簽：fpgaFPGA設(shè)計(jì)寄存器 3065 0
Verilog實(shí)現(xiàn)流水燈及與C語(yǔ)言的對(duì)比
由原理圖可知僅當(dāng)FPGA的對(duì)應(yīng)管腳輸入低電平時(shí)LED才會(huì)亮，流水燈的效果可以輪流讓四個(gè)對(duì)應(yīng)管腳輸出低電平來(lái)產(chǎn)生。
以前總是沒(méi)有記錄的習(xí)慣，導(dǎo)致遇到問(wèn)題時(shí)總得重新回憶與摸索，大大降低了學(xué)習(xí)效率，從今天開(kāi)始決定改掉這個(gè)壞毛病，認(rèn)真記錄自己的Verilog學(xué)習(xí)之路，希...
本文主要介紹verilog常用的循環(huán)語(yǔ)句，循環(huán)語(yǔ)句的用途，主要是可以多次執(zhí)行相同的代碼或邏輯。
2023-05-12 標(biāo)簽：fpgaFPGA設(shè)計(jì)verilog 3252 0
本文將討論 verilog 中常用的數(shù)據(jù)類型，包括對(duì)數(shù)據(jù)表示、線網(wǎng)類型、變量類型和數(shù)組，分享一下使用方法和注意事項(xiàng)。
Verilog邊沿檢測(cè)的基本原理和代碼實(shí)現(xiàn)
本文將從Verilog和邊沿檢測(cè)的基本概念入手，介紹Verilog邊沿檢測(cè)的原理和應(yīng)用代碼示例。
2023-05-12 標(biāo)簽：Verilog數(shù)字信號(hào)時(shí)序 4845 0
FPGA開(kāi)發(fā)環(huán)境的搭建和verilog代碼的實(shí)現(xiàn)
FPGA需要良好的數(shù)電模電基礎(chǔ)，verilog需要良好C語(yǔ)言基礎(chǔ)。
我們以一個(gè)簡(jiǎn)單的加法器為例，來(lái)看下如何用vcs+verdi仿真Verilog文件并查看波形。 源文件內(nèi)容如下：
我們將介紹如何使用verilog參數(shù)和generate語(yǔ)句來(lái)編寫可重用的verilog 代碼。 與大多數(shù)編程語(yǔ)言一樣，我們應(yīng)該嘗試使盡可能多的代碼...
IC設(shè)計(jì)基礎(chǔ)：Verilog計(jì)算1的數(shù)量
如下所示，采用循環(huán)語(yǔ)句+移位+邏輯與1+累加來(lái)實(shí)現(xiàn)1的統(tǒng)計(jì)。最終調(diào)用函數(shù)獲得輸入信號(hào)中1的數(shù)量。
2023-05-11 標(biāo)簽：IC設(shè)計(jì)信號(hào)Verilog 5528 0
對(duì)于DFF，之前理解的，DFF在時(shí)鐘的上升沿進(jìn)行對(duì)D端的數(shù)據(jù)采集，再下一個(gè)時(shí)鐘的上升沿來(lái)臨，Q端輸出D端采集的數(shù)據(jù)。
如何使用verilog參數(shù)和generate語(yǔ)句來(lái)編寫可重用的verilog代碼？
與大多數(shù)編程語(yǔ)言一樣，我們應(yīng)該嘗試使盡可能多的代碼可重用。這使我們能夠減少未來(lái)項(xiàng)目的開(kāi)發(fā)時(shí)間，因?yàn)槲覀兛梢愿p松地將代碼從一個(gè)設(shè)計(jì)移植到另一個(gè)設(shè)計(jì)。
2023-05-08 標(biāo)簽：Verilog計(jì)數(shù)器編程語(yǔ)言 2029 0
最近ChatGPT大火，成功破圈，到底是什么？怎么使用？ 簡(jiǎn)單說(shuō)，它是一個(gè)模型，一個(gè)語(yǔ)言模型！ **它是以對(duì)話方式與人進(jìn)行交互的AI語(yǔ)言模型...
這里的面積指一個(gè)設(shè)計(jì)消耗 FPGA/CPLD 的邏輯資源的數(shù)量，對(duì)于 FPGA 可以用消耗的 FF(觸發(fā)器)和 LUT(查找表)來(lái)衡量，更一般的衡量方式...
SpinalHDL BlackBox時(shí)鐘與復(fù)位
在SpinalHDL中使用之前已有的Verilog等代碼的時(shí)候需要將這些代碼包在一個(gè)BlackBox里面，但是如果這些代碼里面有時(shí)鐘和復(fù)位，我們需要怎么...
使用Verilog編寫好了功能模塊以及對(duì)應(yīng)的testbench之后，一般需要對(duì)其功能進(jìn)行仿真測(cè)試。由于工作場(chǎng)合、必須使用正版軟件，然而ModelSim的...
示例中，在頂層top_tb中例化了兩個(gè)module（h1和h2），例化名分別是top_tb和u2，其中h1中又例化了h2，也就是h2在頂層top_tb和...
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